ADC354x 系列技术文档总结

ADC3541、ADC3542和ADC3543 （ADC354x） 系列器件是低噪声、超低功耗、14 位、10 至 65 MSPS 的高速模数转换器 （ADC）。这些器件专为低功耗而设计，可提供–155 dBFS/Hz的噪声频谱密度。ADC354x 提供出色的直流精度和 IF 采样支持，使这些器件成为各种应用的绝佳选择。高速控制环路受益于仅一个时钟周期的短延迟。ADC在65 MSPS时仅消耗79 mW，并且功耗在较低采样率下可以很好地扩展。

ADC354x 使用 SDR、DDR 或串行 CMOS 接口输出数据，提供最低功耗的数字接口，并具有最大限度地减少数字互连数量的灵活性。这些器件是具有不同速度等级的引脚兼容系列。这些器件支持–40°C至+105⁰C的扩展工业温度范围。
*附件：adc3543.pdf

特性

• 14 位 10/25/65 MSPS ADC
• 本底噪声：–155 dBFS/Hz
• 超低功耗，优化功率缩放：35 mW （10 MSPS） 至 84 mW （65 MSPS）
• 延迟：1 个时钟周期
• INL：±0.6 LSB;DNL：±0.1 LSB
• 参考：外部或内部
• 输入带宽：900 MHz （3 dB）
• 工业温度范围：–40°C 至 +105°C
• 片上数字滤波器（可选）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• SDR/DDR 和串行 CMOS 接口
• 小尺寸：40-WQFN（5 mm × 5 mm）封装
• 1.8V 单电源
• 光谱性能 （f 在 = 10 MHz）：
  • 信噪比：79.0 dBFS
  • SFDR：87 dBc HD2、HD3
  • SFDR：99 dBFS 最差支线
• 光谱性能 （f 在 = 64 兆赫）：
  • 信噪比：78.0 dBFS
  • SFDR：70 dBc HD2、HD3
  • SFDR：91 dBFS 最差支线

参数

方框图

一、产品概述

ADC354x 系列包含三款型号（ADC3541/3542/3543），核心差异为采样率，均采用 5mm×5mm 40 引脚 WQFN（RSB 封装），工作温度覆盖 - 40°C~105°C，结温上限 105°C。器件集成片上数字下变频器（DDC）、32 位数控振荡器（NCO）及多模式数字接口，支持内 / 外部基准源，单电源 1.8V 供电，采样率 65 MSPS 时功耗仅 84 mW，采样率 10 MSPS 时低至 35 mW，兼具高性能与低功耗特性，适配电池供电或高密度部署场景。

型号	分辨率	采样率	核心特点
ADC3541	14 位	10 MSPS	超低功耗，适配低速高精度采集场景
ADC3542	14 位	25 MSPS	中速场景平衡，支持多接口输出
ADC3543	14 位	65 MSPS	高速采样，集成 DDC，适配 SDR / 雷达

二、核心特性

1. 高精度采样性能

（1）静态性能（全温域，典型值）

• 线性度 ：INL±0.6 LSB，DNL±0.1 LSB（ADC3543，5 MHz 输入），无丢失码（14 位），确保信号转换无失真；
• 偏移与增益误差 ：偏移误差典型值 5.9130 LSB，温度漂移 ±0.010.02 LSB/°C；增益误差 ±0.2%0.8% FSR（外部 1.6V 基准），温度漂移 25151 ppm/°C（内 / 外部基准差异）；
• 过渡噪声 ：0.45 LSB RMS，降低小信号采样误差。

（2）动态性能（典型值，TA=25°C）

• 噪声与信噪比 ：噪声谱密度（NSD）-155 dBFS/Hz，10 MHz 输入时 SNR 79 dBFS，64 MHz 输入时 SNR 78 dBFS（ADC3543）；无杂散动态范围（SFDR）87 dBc（10 MHz 输入，含 2/3 次谐波）、99 dBFS（剔除 2/3 次谐波的最差杂散）；
• 有效位数（ENOB） ：10 MHz 输入时 12.8 bit，64 MHz 输入时 12.0 bit（ADC3543），适配高精度信号采集；
• 互调失真（IMD3） ：双音输入（10/12 MHz，-7 dBFS / 音）时 IMD3 92 dBc，抗干扰能力强；
• 输入带宽 ：-3 dB 带宽 900 MHz，支持中频（IF）采样，可直接采集高频信号（如 100 MHz），减少前端混频电路。

2. 灵活的基准与时钟设计

（1）基准源选项

• 内部基准 ：1.6V（典型值），输出阻抗 8Ω，适配对成本敏感场景；
• 外部基准 ：支持 1.6V 直接输入（VREF 引脚）或 1.2V 输入（REFBUF 引脚，片内增益缓冲至 1.6V），外部基准输入电流 0.3 mA，适配高精度校准场景；
• 基准噪声抑制 ：VREF/REFBUF 引脚需并联 10μF+0.1μF 陶瓷电容（靠近引脚），降低基准噪声对采样精度的影响。

（2）时钟输入

• 支持类型 ：差分时钟（默认）或单端时钟（需 SPI 配置），差分时钟输入电压范围 1~3.6 Vpp，单端时钟需直流耦合至 0.9V 共模电压；
• 抖动性能 ：孔径抖动（tA）180 fs（方波时钟），时钟占空比 40%~60%，确保高速采样时相位噪声低；
• 功耗优化 ：单端时钟模式比差分模式节省约 1 mA 电流，适配低功耗场景。

3. 片上数字信号处理（DSP）功能

（1）数字下变频器（DDC）

• ** decimation 选项 **：支持实信号 / 复信号 decimation，倍率 2/4/8/16/32，复 decimation 时通带带宽约 0.8×Fs/N（Fs 为采样率，N 为 decimation 倍率），实 decimation 时带宽减半；
• 滤波性能 ：阻带抑制≥85 dB，通带纹波小，可替代外部抗混叠滤波器，减少外围器件；
• NCO 功能 ：32 位可编程 NCO，频率范围 - Fs/2~+Fs/2，支持信号混频至基带，适配 SDR 中频率搬移场景，NCO 相位可通过 SPI 重置或 SYNC 引脚同步。

（2）输出格式化

• 分辨率调整 ：支持 14/16/18/20 位输出（通过位映射器），并行接口最大 16 位，串行接口最大 20 位；
• 数据格式 ：默认二进制补码，可配置偏移二进制（SPI 寄存器 0x8F），适配不同处理器数据格式需求；
• 测试模式 ：支持斜坡 / 自定义测试图案输出，便于系统联调时验证数字接口完整性。

4. 多模式数字接口

• 并行接口 ：支持 SDR（单数据率）、DDR（双数据率）CMOS，SDR 模式下数据率等于采样率，DDR 模式下为 2× 采样率，输出驱动能力 ±400 μA，适配 FPGA/MCU 并行采集；
• 串行接口 ：支持 1 线 / 2 线串行 CMOS，2 线模式数据率 Fs×2（65 MSPS 时 65 MHz），1 线模式数据率 Fs×4（65 MSPS 时 130 MHz），减少 PCB 布线数量；
• 接口灵活性 ：可通过 SPI 配置输出位序、延迟及时钟相位，适配不同主控芯片时序要求。

5. 低功耗与可靠性设计

• 功耗控制 ：
  • 正常模式：10 MSPS 时 AVDD 电流 15.5 mA、IOVDD 电流 4 mA（SDR 模式），65 MSPS 时 AVDD 电流 47 mA、IOVDD 电流 20 mA（SDR 模式）；
  • 掉电模式：全局掉电电流≤9 μA（外部基准），可通过 SPI 单独关闭时钟缓冲器、基准放大器等模块，进一步降低功耗；
• ESD 防护 ：人体放电模型（HBM）±2500 V，带电器件模型（CDM）±1000 V，远超工业级标准；
• 电源抑制比（PSRR） ：1 MHz 时 38 dB，降低电源纹波对采样精度的影响。

三、功能架构与工作原理

1. 核心架构

器件采用 “模拟前端 - 采样量化 - 数字处理 - 接口输出” 四层架构，关键模块协同工作：

• 模拟前端 ：含差分采样开关、自动调零放大器（AZ），AZ 功能默认开启（ADC3541/3542），可降低 1/f 噪声，ADC3543 需 SPI 开启；
• 采样量化 ：14 位 SAR 架构 ADC 核心，采样时钟由外部输入，孔径延迟 0.85 ns，确保高速采样时相位一致性；
• 数字处理 ：集成 DDC、NCO 及滤波器，支持信号 decimation 与频率搬移，减少后端处理器数据量；
• 接口输出 ：位映射器调整输出分辨率及时序，多模式接口适配不同传输需求。

2. 关键工作模式

• 正常采样模式 ：模拟信号经 AINP/AINM 差分输入，采样时钟触发量化，数字数据 1 个时钟周期后输出（ latency 1 cycle）；
• DDC 模式 ：开启片上 decimation ，复信号模式下 NCO 将目标频率搬移至基带，滤波器抑制杂散，输出数据率降至 Fs/N，适配高速采样后低速率传输；
• 单端输入模式 ：通过 SPI 配置（寄存器 0x11）将 AINM 接共模电压（VCM=0.95V），AINP 输入单端信号，代价为 SNR 降低 3 dB；
• 掉电模式 ：通过 PDN/SYNC 引脚或 SPI（寄存器 0x08）触发，可选择关闭 ADC 核心、基准、时钟缓冲器等模块，平衡功耗与唤醒时间（内部基准关时唤醒时间 1.6 ms）。

四、电气特性

1. 电源与电流特性（1.8V 供电，典型值）

参数	测试条件	ADC3541（10 MSPS）	ADC3542（25 MSPS）	ADC3543（65 MSPS）	单位
AVDD 电流（模拟）	外部基准，SDR 模式	15.5	31	47	mA
IOVDD 电流（数字）	SDR 模式	4	6	20	mA
总功耗	外部基准，SDR 模式	35	46	84	mW
掉电电流（全局）	外部基准，基带关	-	-	9	μA

2. 模拟输入特性（全温域）

参数	测试条件	最小值	典型值	最大值	单位
满量程输入（FS）	差分输入	-	2.25	-	Vpp
输入共模电压（VCM）	模拟输入	0.9	0.95	1.0	V
差分输入电阻（RIN）	100 kHz	-	8	-	kΩ
差分输入电容（CIN）	100 kHz	-	7	-	pF
输入带宽（-3 dB）	差分输入	-	900	-	MHz

3. 动态性能（ADC3543，65 MSPS，外部基准）

参数	测试条件（fIN）	典型值	单位
SNR	10 MHz	79.0	dBFS
	64 MHz	78.0	dBFS
SFDR（含 2/3 次谐波）	10 MHz	87	dBc
	64 MHz	70	dBc
ENOB	10 MHz	12.8	bit
	64 MHz	12.0	bit
IMD3	10/12 MHz，-7 dBFS / 音	92	dBc

五、引脚配置与封装

1. 封装规格

• 物理参数 ：5mm×5mm WQFN（RSB 封装），40 引脚，引脚间距 0.5mm，最大高度 0.8mm；底部裸露热焊盘（面积约 3mm×3mm）需焊接至 GND，配合 2~4 个 0.3mm 散热过孔，结到环境热阻（RθJA）30.7°C/W，结到板热阻（RθJB）10.5°C/W，确保高温环境下散热；
• 可靠性 ：符合无铅焊接要求，MSL 等级 3（260°C 峰值回流焊，168 小时湿敏存储），引脚镀层为镍钯金（NIPDAU），兼容 RoHS。

2. 关键引脚分类

核心引脚按功能分为模拟输入、时钟、数字控制、电源四类，关键引脚功能如下：

引脚类型	关键引脚示例	功能描述
模拟输入	AINP（13）、AINM（14）、VCM（9）	AINP/AINM 为差分模拟输入，VCM 为模拟共模电压输出（0.95V），需外接至 AINP/AINM 偏置
时钟引脚	CLKP（6）、CLKM（7）	差分采样时钟输入，支持 1~3.6 Vpp，单端模式下 CLKM 需 AC 耦合至 GND
数字控制引脚	PDN/SYNC（1）、RESET（10）、SEN（17）、SCLK（40）、SDIO（39）	PDN/SYNC 为掉电 / 同步控制（高有效），RESET 为硬件复位（高有效），SEN/SCLK/SDIO 构成 SPI 配置接口
电源引脚	AVDD（5/8/11/16）、IOVDD（31）、GND（12/15）、IOGND（25）	AVDD 为模拟电源（1.8V），IOVDD 为数字电源（1.8V），GND/IOGND 分别为模拟 / 数字地
基准引脚	VREF（2）、REFBUF（4）、REFGND（3）	VREF 为外部 1.6V 基准输入，REFBUF 为外部 1.2V 基准输入（片内缓冲至 1.6V），REFGND 为基准地

六、典型应用与设计建议

1. 典型应用场景

• 软件无线电（SDR） ：ADC3543（65 MSPS）配合 DDC 功能，将射频信号下变频至基带，输出数据率降至 16.25 MSPS（ decimation 4），减少 FPGA 处理压力；
• 高速数据采集 ：ADC3542（25 MSPS）用于工业传感器信号采集（如振动、压力），14 位分辨率 + 低噪声特性确保微小信号捕捉；
• 雷达 / 声呐 ：ADC3543 宽输入带宽（900 MHz）支持直接采样中频信号（如 100 MHz），NCO 实现频率搬移，适配多目标探测场景。

2. 设计建议

（1）电源与基准设计

• 电源 decoupling ：AVDD/IOVDD 引脚就近并 10μF 钽电容 + 0.1μF 陶瓷电容（高频去耦），模拟地与数字地单点连接，避免地弹噪声；
• 基准选择 ：高精度场景用外部 1.6V 基准（如 REF5016），成本敏感场景用内部基准，VREF/REFBUF 引脚需靠近器件放置旁路电容，减少寄生电感；
• 电源架构 ：推荐 “开关电源 + LDO” 方案（如 TPS62821+TPS7A4701），开关电源实现高效降压，LDO 抑制开关噪声，确保 AVDD 纹波≤10 mV。

（2）模拟前端设计

• 输入匹配 ：模拟输入采用 100Ω 差分阻抗布线，长度匹配误差≤5 mil，减少相位失衡；高速场景（fIN>30 MHz）需添加采样毛刺滤波器（如 33Ω 电阻 + 180nH 电感 + 100pF 电容），吸收采样开关噪声；
• 共模偏置 ：DC 耦合场景下，AINP/AINM 需通过电阻分压偏置至 VCM（0.95V），AC 耦合场景下需串联电容（如 1μF）并通过电阻拉至 VCM；
• 过压保护 ：AINP/AINM 引脚并联 TVS 二极管（如 SMF05C），防止输入电压超限损坏器件（绝对最大输入电压 - 0.3V~AVDD+0.3V）。

（3）时钟与数字接口设计

• 时钟驱动 ：高速场景（>25 MSPS）推荐差分时钟驱动（如 LMK04828），时钟迹线远离模拟信号，避免串扰；单端模式下时钟需直流耦合至 0.9V，串接 50Ω 匹配电阻；
• 数字接口 ：并行输出时每路数据引脚串联 20Ω 隔离电阻（靠近器件），减少开关噪声；串行模式下 DCLKIN 需与主控时钟同步，时序满足 tS,SYNC≥500 ps、tH,SYNC≥600 ps；
• PCB 布局 ：模拟区（AINP/AINM/VCM）与数字区（D0~D17/SPI）分离，电源平面采用 “模拟电源 - 地 - 数字电源” 堆叠，增强抗干扰能力。