ADC3564 技术文档总结

ADC3564器件是一款低噪声、超低功耗、14位、125MSPS、高速ADC。该器件专为低功耗而设计，可提供–156 dBFS/Hz的噪声频谱密度以及出色的线性度和动态范围。该ADC3564提供中频采样支持，使该器件适用于广泛的应用。高速控制环路受益于低至一个时钟周期的短延迟。ADC在125 MSPS时仅消耗137 mW，功耗在较低采样率下也能很好地扩展。

该ADC3564使用串行LVDS（SLVDS）接口输出数据，从而最大限度地减少数字互连的数量。该设备支持双通道、单通道和半通道选项。该器件是一个引脚兼容系列，具有不同的速度等级，采用 40 引脚 VQFN 封装。该器件支持–40至+105⁰C的扩展工业温度范围。
*附件：adc3564.pdf

特性

• 14位125 MSPS ADC
• 本底噪声：–156 dBFS/Hz
• 超低功耗：125 Msps 时为 137 mW
• 延迟：≤ 2 个时钟周期
• 指定的 14 位，无缺失码
• INL：±1.5 LSB;DNL：±0.5 LSB
• 参考：外部或内部
• 输入带宽：1200 MHz （3 dB）
• 工业温度范围：–40°C 至 +105°C
• 片上数字滤波器（可选）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS数字接口（2线、1线和1/2线）
• 小尺寸：40-WQFN（5 mm × 5 mm）封装
• 光谱性能（f 在 = 10 MHz）：
  • 信噪比：77.5 dBFS
  • SFDR：80dBc HD2、HD3
  • SFDR：95-dBFS 最差杂散
• 光谱性能（f 在 = 70 兆赫）：
  • 信噪比：75 dBFS
  • SFDR：75dBc HD2、HD3
  • SFDR：90-dBFS 最差杂散

参数

方框图

一、产品定位与核心属性

ADC3564 是德州仪器推出的 14 位高速模数转换器（ADC） ，采用 5mm×5mm 40 引脚 WQFN 封装，支持 - 40°C 至 + 105°C 工业级温度范围，专为高速信号采集场景设计，如高速数据采集、工业监测、热成像、声呐、软件无线电、电力质量分析仪及雷达通信基础设施。其核心优势在于125 MSPS 高采样率与 超低功耗 （125 MSPS 时仅 137 mW），同时具备优异的动态性能（噪声谱密度 - 156 dBFS/Hz、10 MHz 输入时 SNR 77.5 dBFS）与短延迟（≤2 个时钟周期），支持中频（IF）采样，适配多场景高速高精度信号转换需求，且与同系列 ADC3561（16 位 / 10 MSPS）、ADC3562（16 位 / 25 MSPS）、ADC3563（16 位 / 65 MSPS）引脚兼容，便于方案灵活选型。

二、关键性能参数

1. 精度与线性度

• 分辨率与完整性 ：14 位无缺失码，支持 14/16/18/20 位输出分辨率调整（高于 14 位时补 0，低于 14 位时截断 LSB），确保全量程信号转换无遗漏。
• 线性误差 ：微分非线性（DNL）典型值 ±0.9 LSB、最大值 ±0.97 LSB；积分非线性（INL）典型值 ±2.6 LSB、最大值 ±7.5 LSB，有效降低信号失真，保障直流采集精度。
• 直流特性 ：25°C 时偏移误差（V_OS_ERR）典型值 ±30 LSB、最大值 ±55 LSB，偏移漂移（V_OS_DRIFT）±0.06 LSB/°C；外接 1.6V 基准时增益误差（GAIN_ERR）±2% FSR、增益漂移 ±57 ppm/°C，温漂特性优异，宽温环境下精度稳定。
• 输入特性 ：差分输入满量程 3.2 Vpp，共模电压（VCM 引脚）固定 0.95 V；输入阻抗 8 kΩ（直流）、输入电容 5.4 pF（直流），模拟输入带宽 1.4 GHz（-3 dB），支持高频率信号直接采集。

2. 动态性能（典型值，AVDD=IOVDD=1.8V，外接 1.6V 基准，-1 dBFS 差分输入）

参数	测试条件	典型值	单位
噪声谱密度（NSD）	f_IN=5 MHz，AIN=-20 dBFS	-156.9	dBFS/Hz
信噪比（SNR）	f_IN=10 MHz	77.5	dBFS
信号噪声失真比（SINAD）	f_IN=10 MHz	74.2	dBFS
有效位数（ENOB）	f_IN=10 MHz	12.6	bit
总谐波失真（THD）	f_IN=10 MHz（前 5 次谐波）	76	dBc
无杂散动态范围（SFDR）	f_IN=10 MHz（不含 HD2/HD3）	95	dBFS
三阶互调失真（IMD3）	f1=10 MHz、f2=12 MHz，AIN=-7 dBFS/tone	88	dBc

3. 功耗与接口特性

• 功耗 ：125 MSPS 时模拟电源电流（I_AVDD）典型值 63 mA，I/O 电源电流（I_IOVDD）27 mA（2 线 SLVDS，1/2 摆幅）；支持全局掉电模式（默认配置下功耗 12 mW），功耗随采样率降低线性下降，适配低功耗场景。
• 延迟 ：1/2 线 SLVDS 接口仅 1 个时钟周期，1 线 / 2 线 SLVDS 接口分别为 1/2 个时钟周期，适配高速控制环路与实时信号处理。
• 数字接口 ：采用串行 LVDS（SLVDS）输出，支持 2 线、1 线、1/2 线模式，单通道数据速率最高 1 Gbps；内置数字下变频器（DDC），支持 2/4/8/16/32 倍抽取（实抽取 / 复抽取）与 32 位数控振荡器（NCO），可灵活调整输出数据率与信号带宽。

三、硬件设计关键信息

1. 引脚功能与配置

• 模拟输入 ：单通道差分输入（AINP/AINN），支持 AC/DC 耦合，需外部提供 0.95 V 共模电压；集成采样干扰滤波器，推荐根据输入频率配置（DC-60 MHz 用 33Ω+82 nH+33 pF，60-120 MHz 用 33Ω+91 nH+75 pF），吸收采样开关毛刺，减少干扰。
• 基准电压 ：支持三种基准模式：外接 1.6 V 参考（VREF 引脚）、外接 1.2 V 参考（REFBUF 引脚，经内部缓冲放大至 1.6 V）、内置 1.6 V 参考；REFP/REFN 引脚需就近放置 10 μF+0.1 μF 旁路电容，保障基准稳定性。
• 电源引脚 ：
  • 模拟电源：AVDD（引脚 5、15、36，1.8V），为模拟电路与 ADC 核心供电，需串联 3Ω 电阻 + 1μF+0.1μF 旁路电容，减少电源噪声。
  • 数字电源：IOVDD（引脚 21、30，1.8V），为 SLVDS 接口与数字核心供电，需并联 1μF+0.1μF 旁路电容。
  • 地引脚：AGND（模拟地）、DGND（数字地）、REFGND（基准地）单点连接，底部热焊盘（GND PAD）需焊接至 PCB 地平面，增强散热。
• 控制与通信引脚 ：
  • SPI 接口：SEN（引脚 16，片选低有效，内置 21 kΩ 上拉至 AVDD）、SCLK（引脚 35，时钟，内置 21 kΩ 下拉）、SDIO（引脚 10，数据 I/O，内置 21 kΩ 下拉），支持 20 MHz 最高时钟频率，24 位数据读写（16 位地址 + 8 位数据）。
  • 同步 / 复位：PDN/SYNC（引脚 1，掉电 / 同步，高有效，内置 21 kΩ 下拉）、RESET（引脚 9，硬件复位，高有效，内置 21 kΩ 下拉），支持多器件同步与硬件复位。
  • 时钟输入：CLKP/CLKM（引脚 6/7，差分采样时钟），支持 10-125 MHz（外接基准）/100-125 MHz（内置基准）频率，推荐差分输入以降低抖动，单端输入需 DC 耦合至 0.9 V 中心电压。

2. 时钟与基准设计

• 时钟选项 ：支持差分 / 单端时钟输入，差分模式需 AC 耦合（内部自偏置），单端模式需通过 SPI 配置（0x0E 寄存器），且未使用端需 AC 接地；时钟占空比 45%-60%，高摆率时钟可降低孔径抖动（典型值 250 fs），保障采样精度。
• 基准配置 ：
  • 外接 1.6 V 基准：直接接入 VREF 引脚，负载电流约 1 mA，需搭配 10 μF+0.1 μF 陶瓷旁路电容。
  • 外接 1.2 V 基准：接入 REFBUF 引脚，经内部 ×1.33 增益缓冲生成 1.6 V 基准，负载电流 < 100 μA，需在 REFBUF 与 REFGND 间加 10 μF+0.1 μF 旁路电容。
  • 内置基准：生成 1.6 V 基准，输出阻抗 8 Ω，额外消耗 1-3.5 mA 电流，适合对成本敏感、精度要求中等的场景。

3. 数字接口与数据处理

• SLVDS 接口 ：支持 2 线（DA0/DA1、DB0/DB1）、1 线（DA0/DB0）、1/2 线（仅 DA0）模式，数据输出格式可配置为二进制补码（默认）或偏移二进制（0x8F/0x92 寄存器）；需外部输入 DCLKIN 时钟（差分，200-650 mVpp），且与采样时钟频率锁定，确保数据同步输出。
• 数字下变频器（DDC） ：支持实抽取（低通滤波）与复抽取（含 NCO 频率可调，范围 - FS/2 至 FS/2），复抽取时可通过 DB0/1 接口实现双频段输出；抽取后延迟增加 21-23 个输出时钟周期（依抽取倍数而定），内置 6 dB 增益补偿混合损耗，避免 SNR 劣化。

四、功能模块与配置

1. 模拟前端优化

• 采样干扰滤波 ：根据输入频率选择滤波器参数，DC-60 MHz 场景采用 33Ω 电阻 + 82 nH 电感 + 33 pF 电容，60-120 MHz 场景采用 33Ω 电阻 + 91 nH 电感 + 75 pF 电容，减少采样开关产生的毛刺干扰，保障高频信号采集精度。
• 输入驱动设计 ：支持单端转差分驱动（如采用 THS4541 全差分放大器），DC 耦合时需通过 VCM 引脚提供 0.95 V 共模电压；AC 耦合时需搭配巴伦（Balun）与 termination 网络，确保输入信号匹配与共模电压稳定。
• 时钟缓冲 ：支持差分 / 单端时钟输入，单端输入时通过 SPI 配置（0x0E 寄存器 SE_CLK_EN 位），可降低约 1 mA 模拟电流，适合低功耗场景，但需注意时钟幅度（推荐 1-3.6 Vpp）以避免孔径抖动增大。

2. 数字功能配置

• 输出格式化 ：通过输出位映射器（0x39-0x60、0x61-0x88 寄存器）调整输出位序，支持通道 A/B 数据重组；可配置测试模式（斜坡 / 自定义固定模式，0x14-0x16 寄存器），用于数字接口连通性测试，斜坡步长需匹配 ADC 原生分辨率（14 位对应 10000）。
• NCO 与抽取配置 ：32 位 NCO 频率通过 0x2A-0x2D（通道 A）、0x31-0x34（通道 B）寄存器配置，公式为 NCO 值 = f_NCO × 2³² / F_S（F_S=125 MSPS）；抽取倍数通过 0x25 寄存器选择，实抽取时 NCO 需设为 0 以降低功耗，复抽取时可通过 FS/4 混合模式（0x26 寄存器）将复数输出转为实数输出。
• 电源管理 ：支持全局掉电（PDN/SYNC 引脚或 SPI 寄存器 0x08）与局部模块关断（时钟缓冲、基准放大器、输出驱动），通过 0x08、0x09、0x0D 寄存器配置，掉电模式下仅保留 SPI 与数字 LDO，功耗低至 12 mW，适配低功耗待机场景。

3. SPI 寄存器关键配置

• 接口配置 ：0x07 寄存器选择输出接口映射（16 位 1 线 SLVDS 对应 0x6C），0x13 寄存器加载 E-Fuse 配置（需等待 1 ms），0x19 寄存器设置 FCLK 源与分频（复抽取时 FCLK_SRC=1）。
• 抽取配置 ：0x24 寄存器使能 DDC（D1=1）与数字通路（D2=1），0x25 寄存器设置抽取倍数（如 8 倍复抽取对应 0x30），0x26 寄存器设置 mixer 增益（复抽取推荐 6 dB 补偿混合损耗）。
• 测试模式 ：0x16 寄存器启用测试模式（010 为斜坡模式，011 为固定模式），0x14-0x15 寄存器配置自定义模式数据，用于验证数字接口功能。

五、应用设计与布局建议

1. 典型应用电路

以频谱分析仪为例，前端采用 THS4541 全差分放大器（10 mA 静态电流，<70 MHz 带宽），搭配 DC-30 MHz 采样干扰滤波器（33Ω 电阻 + 180 nH 电感 + 33 pF 电容），ADC 配置内置 1.6 V 基准（REFBUF 引脚接 0.6 V），采样时钟采用低抖动差分晶振（如 Si5351，抖动 < 100 fs），数据通过 1 线 SLVDS 传输至 FPGA 进行实时频谱分析；电源采用 “TPS62821 开关电源 + TPS7A4701 LDO” 组合，AVDD 与 IOVDD 独立供电，避免数字噪声耦合。

2. 电源设计

• 推荐架构 ：模拟电源采用 “开关电源 + LDO” 组合，开关电源（如 TPS62821）提供高效率，LDO（如 TPS7A4701）降低纹波（噪声 < 10 μVrms）；数字电源可直接采用开关电源，但需在 IOVDD 引脚就近放置 1μF+0.1μF 旁路电容，减少数字开关噪声。
• 滤波配置 ：AVDD 引脚串联 3Ω 电阻 + 1μF 钽电容 + 0.1μF 陶瓷电容，VREF/REFBUF 引脚并联 10μF+0.1μF 陶瓷电容，CAPA（模拟 LDO 输出）、CAPD（数字 LDO 输出）引脚各接 1μF 陶瓷电容，所有电容需靠近引脚放置，缩短走线。

3. 布局 Guidelines

• 信号分区 ：模拟信号（AINP/AINN、CLKP/CLKM、VREF/REFBUF）与数字信号（SLVDS 输出、SPI 接口）分开布线，模拟区域远离功率器件（如 MOSFET），数字走线避免穿越模拟地平面。
• 差分布线 ：AINP/AINN、CLKP/CLKM、SLVDS 输出采用 100Ω 差分布线，长度匹配误差≤50 mil，减少相位偏移；模拟输入线最短路径布线，避免过孔，降低寄生电感与电容。
• 散热设计 ：底部热焊盘（GND PAD）通过过孔连接至内层地平面，结合 PCB 铜皮（面积≥10 mm²）增强散热，确保结温（T_J）不超过 105°C（推荐 < 85°C 以延长寿命）。