ADS4249 双通道 14 位 250 MSPS 超低功耗 ADC 技术文档总结

该ADS4249属于ADS42xx超低功耗系列，包括双通道、12位和 14位模数转换器（ADC）。采用创新设计技术以实现高水平 动态性能，同时在1.8伏电源下功耗极低。该拓扑使得 该ADS4249非常适合多载波宽通信应用。

ADS4249具有增益选项，可用于在较低时提升SFDR性能 全尺寸输入范围。该设备还包含一个直流偏移校正环路，可用于 取消ADC偏移。DDR LVDS和并行CMOS数字输出接口均可采用 紧凑型QFN-64 PowerPAD封装。
*附件：ads4249.pdf

该器件包含内部参考，而传统的参考引脚和 相关的解耦电容已被取消。ADS4249在工业层面上被指定 温度范围（–40°C至85°C）。

特性

• 最大采样率：250 MSPS
• 超低功率，单1.8伏电源：
  • 560毫瓦总功率，功率250 MSPS
• 高动态性能：
  • 170 MHz 80 dBc SFDR
  • 170 MHz 时 71.7 dBFS 信噪比
• 串扰：> 90 dB，频率为185 MHz
• 可编程增益最高可达6 dB，用于信
  噪比/SFDR 权衡
• 直流偏移校正
• 输出接口选项：
  • 1.8伏并行CMOS接口
  • 双倍数据率（DDR）LVDS带可编程摆动：
    • 标准摆动：350 mV
    • 低摆幅：200 mV
• 支持低输入时钟幅度，最低可达200 mVPP
• 封装：9毫米 × 9毫米，64针四针扁平无
  引脚（QFN）封装
  参数
  
  方框图

ADS4249 是德州仪器（TI）推出的双通道 14 位高速 ADC，采样率高达 250 MSPS，采用单 1.8V 供电，总功耗仅 560 mW，支持 DDR LVDS 与并行 CMOS 双输出接口，具备可编程增益、直流偏移校正等功能，专为无线通信基础设施、软件无线电、功率放大器线性化等高速信号采集场景设计。

一、芯片基础信息与核心特性

1. 基础规格

• 文档与型号 ：文档编号 SBAS534E，2011 年 7 月发布、2016 年 1 月修订，与 ADS42xx 系列其他产品架构兼容，引脚兼容前代 ADS62P49。
• 供电与温度 ：模拟电源（AVDD）与数字电源（DRVDD）均为 1.7V-1.9V（标称 1.8V）；工作温度 - 40°C 至 85°C，结温最高 125°C，存储温度 - 65°C 至 150°C。
• 封装与散热 ：9mm×9mm 64 引脚 VQFN 封装，底部带 PowerPAD 热焊盘（连接 DRGND），结到环境热阻 23.9°C/W，热焊盘需焊接至 PCB 接地平面以保障散热。

2. 核心性能指标

• 采样与分辨率 ：14 位分辨率，无失码；最大采样率 250 MSPS，支持低速模式（≤80 MSPS）；孔径抖动 140 fs rms，通道间串扰 > 90 dB（185 MHz 时）。
• AC 性能 ：170 MHz 输入时，SNR 达 71.7 dBFS，SFDR 80 dBc，THD -76 dBc；输入带宽 550 MHz（50Ω 源阻抗 + 50Ω 终端），支持最高 400 MHz（2 VPP）/600 MHz（1 VPP）输入频率。
• 功耗与灵活性 ：250 MSPS 时总功耗 560 mW（每通道 280 mW），支持全局掉电（功耗 20 mW）与通道 Standby 模式（唤醒时间 50 µs）；输入共模电压 0.95 V（高性能模式下 0.87 V），差分输入范围 2 VPP。
• 接口特性 ：DDR LVDS 输出支持 350 mV（标准）/200 mV（低摆幅）可编程，并行 CMOS 接口支持 1.8V 逻辑；支持二进制补码 / 偏移二进制数据格式，内置测试图案生成功能。

二、关键功能模块与工作原理

1. 核心功能模块

• 双通道同步采样架构 ：
  • 两个独立 14 位 ADC 通道，支持同步采样，通道间隔离度高，确保高速信号相位一致性。
  • 采样电路采用开关电容差分结构，输入带宽 550 MHz，适配高频信号采集；内置 RC 滤波器抑制采样毛刺，外部可扩展 R-C-R 滤波进一步优化性能。
• 灵活数字功能 ：
  • 可编程增益：0-6 dB 步进 0.5 dB 可调，通过降低满量程输入范围提升 SFDR，适配不同幅度信号采集。
  • 偏移校正：支持 ±10 mV 直流偏移自动校正，校正时间常数可通过寄存器配置（1M-2G 时钟周期），可冻结校正结果。
  • 低功耗模式：支持全局掉电（唤醒时间 100 µs）、通道 Standby（唤醒时间 50 µs）、时钟停止低功耗模式（采样率 < 1 MSPS 时自动触发）。
• 双输出接口 ：
  • DDR LVDS 模式：每对差分线复用 2 位数据，支持 100Ω/50Ω 终端，摆幅可编程，适合长距离高速传输。
  • 并行 CMOS 模式：14 位数据独立输出，CLKOUT 同步时钟，建议负载电容≤5 pF，适合短距离高带宽传输。
  • 多路复用模式：双通道数据复用至单通道输出总线，适合低采样率（<80 MSPS）场景。

2. 工作原理

• 模拟信号经差分输入通道（INP_A/INM_A、INP_B/INM_B）输入，由采样电路同步捕获后，经 14 位 ADC 转换为数字信号；通过 DDR 序列化或并行输出模块输出，支持增益调节、偏移校正等数字处理功能。
• 时钟信号经差分输入（CLKP/CLKM）送入内部时钟发生器，生成采样时钟与输出同步时钟；支持正弦波、LVPECL、LVDS、LVCMOS 等多种时钟输入类型，最小输入幅度低至 200 VPP。

三、应用场景与设计建议

1. 典型应用

• 无线通信基础设施 ：适配 LTE、W-CDMA 等多载波信号接收，双通道支持分集接收架构，高速采样满足宽带宽信号采集需求。
• 软件无线电（SDR） ：高带宽与低功耗平衡，支持多频段信号同步采集，可编程增益适配不同强度信号。
• 功率放大器线性化 ：高速采样配合低延迟特性，实时采集放大器输出信号用于线性化校正。

2. 设计注意事项

• 电源与接地 ：AVDD 对噪声敏感，建议使用低噪声 LDO 供电，与 DRVDD 通过铁氧体磁珠 + 电容隔离；各电源引脚就近并联 0.1 µF 陶瓷去耦电容，PowerPAD 需可靠接地。
• 输入与时钟设计 ：
  • 模拟输入需差分驱动，建议串联 5-15Ω 电阻抑制寄生振荡，输入共模电压需匹配 VCM 引脚输出（0.95 V）。
  • 时钟输入优先采用差分驱动（如 LVDS/LVPECL），降低共模噪声干扰；高速采样时需选用低抖动时钟源（建议抖动 < 100 fs rms）。
• 接口匹配 ：LVDS 输出需匹配 100Ω 差分负载，走线长度差异控制在 3 mm 内；CMOS 输出建议串联 22Ω 电阻抑制反射，负载电容≤5 pF。
• ESD 防护 ：芯片 ESD 额定值为人体放电模型（HBM）±2000 V，存储和操作时需采取防静电措施，引脚避免悬空。

四、关键配置与操作要点

1. 核心功能配置

• 增益与偏移校正 ：
  • 增益通过寄存器 25h（通道 A）/2Bh（通道 B）配置，0-6 dB 步进 0.5 dB，增益提升时满量程输入范围按比例缩小（0 dB 时 2 VPP，6 dB 时 1 VPP）。
  • 偏移校正通过 3Dh 寄存器启用，校正时间常数由 CFh 寄存器配置，支持添加 - 32 至 + 31 LSB 的偏移基座。
• 输出接口选择 ：
  • 硬件模式：通过 SEN 引脚电平选择 LVDS/CMOS 接口及数据格式。
  • 软件模式：通过 41h 寄存器配置接口类型，LVDS 摆幅由 01h 寄存器调节（125 mV-570 mV）。
• 功耗管理 ：
  • 全局掉电：通过 CTRL1 = 高、CTRL2 = 低、CTRL3 = 低触发，或 45h 寄存器 PDN_GLOBAL 位设置。
  • 通道 Standby：通过 CTRL1 = 高、CTRL2 = 低、CTRL3 = 高触发，仅关闭指定通道 ADC。

2. 操作流程

• 上电与复位 ：上电后需等待 AVDD/DRVDD 稳定，通过 RESET 引脚施加≥10 ns 高脉冲复位（串行模式），并行模式需将 RESET 永久接高。
• 寄存器配置 ：支持串行（SEN/SCLK/SDATA）与并行两种配置方式，串行模式可配置增益、偏移校正、接口模式等所有功能，寄存器写入后需等待 1 个时钟周期生效。
• 采样触发 ：无需额外触发信号，ADC 随输入时钟自动连续采样，输出数据与 CLKOUT 同步，默认延迟 16 个时钟周期（启用数字功能后延迟 24 个时钟周期）。