ADS62C15：高性能双通道11位ADC的深度解析

 

在当今的电子设计领域，高性能模数转换器（ADC）的需求日益增长。TI的ADS62C15作为一款双通道11位、125 MSPS的ADC，凭借其出色的性能和丰富的特性，在众多应用场景中展现出了强大的竞争力。今天，我们就来深入探讨一下这款ADC的特点、工作原理以及应用注意事项。

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产品特性概览

ADS62C15具有一系列令人瞩目的特性，使其在同类产品中脱颖而出。

高采样率与分辨率

• 最高采样率可达125 MSPS，能够满足高速信号采集的需求。
• 11位分辨率且无失码，保证了数据的准确性和完整性。

出色的信号性能

• 在Fin = 117 MHz时，SFDR可达82 dBc，SNR可达67 dBFS；使用SNRBoost技术，在20MHz带宽下，SNR可提升至77.5 dBFS。
• 串扰低至92 dB，有效减少通道间的干扰。

灵活的输出与增益选项

• 提供并行CMOS和DDR LVDS输出选项，适应不同的接口需求。
• 具备3.5 dB粗增益和最高6 dB的可编程细增益，可在SNR和SFDR之间进行权衡。

强大的数字处理功能

• 内置数字处理模块，支持偏移校正、细增益校正、2/4/8抽取以及自定义可编程24抽头低/高/带通滤波器。

广泛的时钟兼容性

• 支持Sine、LVPECL、LVDS和LVCMOS时钟，幅度低至400 mVPP。
• 具备时钟占空比稳定器，确保时钟信号的稳定性。

其他特性

• 内置参考，也支持外部参考。
• 采用64-QFN封装（9mm × 9mm），体积小巧。

工作原理剖析

ADS62C15采用CMOS工艺和开关电容技术，是一款低功耗的11位双通道流水线ADC。其转换过程由外部输入时钟的上升沿触发，信号被输入采样保持电路捕获后，通过一系列小分辨率级依次转换，输出在数字校正逻辑块中组合。每个时钟沿，样本在流水线中传播，产生14个时钟周期的数据延迟。输出为11位数据，可采用DDR LVDS或CMOS格式，编码方式为直偏移二进制或二进制补码。

关键参数解读

电气特性

• 模拟输入：差分输入电压范围为2 VPP，输入电阻大于1 MΩ，电容为7 pF，带宽达450 MHz。
• 电源：模拟电源电流（AVDD）典型值为216 mA，不同输出模式和负载下的总功耗有所差异。
• 直流精度：无失码，DNL在±0.4 LSB以内，INL在±1 LSB以内，偏移误差在±3 mV以内。
• 信号性能：不同输入频率下，SNR、SINAD、ENOB、SFDR等指标表现出色，且增益设置会对性能产生影响。

数字特性

• 数字输入：高电平输入电压为2.4 V，低电平输入电压为0.8 V。
• 数字输出：CMOS模式下，高电平输出电压为DRVDD，低电平输出电压为0 V；LVDS模式下，高电平输出电压为1375 mV，低电平输出电压为1025 mV。

时序特性

• 孔径延迟典型值为1.8 ns，孔径抖动为130 fs rms。
• 不同模式下的数据建立时间、保持时间、时钟传播延迟等时序参数各有不同。

配置与编程

ADS62C15可以通过并行接口控制、串行接口编程或两者结合的方式进行配置。

并行接口控制

将RESET引脚接高电平（AVDD），SEN、SCLK、CTRL1、CTRL2和CTRL3引脚可直接控制ADC的某些模式。

串行接口编程

将RESET引脚置低，SEN、SDATA和SCLK引脚作为串行接口数字引脚，用于访问ADC的内部寄存器。寄存器需先复位到默认值，可通过硬件复位（在RESET引脚施加高脉冲）或软件复位（设置位 = 1）实现。

串行接口时序

SCLK频率范围为DC至20 MHz，SEN到SCLK的建立时间和保持时间均为25 ns，SDATA的建立时间和保持时间也为25 ns。

应用注意事项

模拟输入

• 采用基于开关电容的差分采样保持架构，INP和INM引脚需外部偏置在VCM引脚提供的1.5 V共模电压附近。
• 为获得最佳性能，模拟输入应采用差分驱动，推荐在每个输入引脚串联一个<5 Ω的电阻，以抑制封装寄生效应引起的振铃。
• 可使用RF变压器或差分放大器作为驱动电路，具体选择取决于输入频率和应用需求。

参考

• 内置内部参考REFP和REFM，无需外部组件。
• 可通过编程串行接口寄存器位(REF)选择内部或外部参考模式。在外部参考模式下，VCM引脚作为参考输入，输入电压经内部缓冲和增益后生成REFP和REFM电压。

SNRBoost技术

• 可克服量化噪声导致的SNR限制，在小于Nyquist频率（Fs/2）的任何带宽内实现SNR提升。
• 通过选择合适的SNRBoost系数，可将噪声底的“浴盆”形状定位在所需信号频段内。
• 启用该模式后，ADC延迟增加一个时钟周期至15个时钟周期。

时钟输入

• 时钟输入可采用差分（SINE、LVPECL或LVDS）或单端（LVCMOS）驱动方式，性能差异不大。
• 为获得最佳性能，推荐采用差分驱动，并使用低抖动的时钟源。

电源管理

• 具备全局电源关断、通道待机和通道输出缓冲器禁用三种电源管理模式，可通过串行寄存器位或控制引脚CTRL1至CTRL3设置。
• 电源上电时，AVDD和DRVDD的上电顺序无要求，可使用单独的电源或从单个电源派生。

输出接口

• 并行CMOS接口：输出缓冲器电源（DRVDD）可在1.8 V至3.3 V范围内工作。建议使用CMOS输出时钟（CLKOUT）锁存数据，并尽量减小数据和时钟输出引脚的负载电容。
• DDR LVDS接口：仅支持3.3 V DRVDD电源，11位数据和输出时钟以LVDS电平输出。LVDS缓冲器电流可编程，且具备内部终端选项，可提高信号完整性。

数字处理块

• 偏移校正：可通过串行寄存器位（OFFSET LOOP EN）启用内部偏移校正算法，校正直流偏移至±10mV。校正时间常数可通过寄存器位（OFFSET LOOP TC）控制。
• 增益校正：可通过寄存器位（GAIN CORRECTION）对ADC通道增益进行精细校正，校正步长为0.05 dB，最大校正值为0.5 dB。
• 抽取滤波器：可对ADC输出数据进行抽取，并选择内置低通、高通或带通滤波器。抽取率和滤波器类型可通过寄存器位（DECIMATION RATE）和（DECIMATION FILTER TYPE）选择。

电路板设计要点

接地

使用单一接地平面，确保电路板的模拟、数字和时钟部分分区清晰。

电源去耦

由于ADS62C15内部已包含去耦电容，外部去耦电容可适当减少。去耦电容应靠近转换器电源引脚放置，推荐为模拟和数字电源引脚使用单独的电源。

散热

将封装底部的暴露焊盘焊接到接地平面，以获得最佳散热性能。

总结

ADS62C15以其高性能、灵活性和丰富的功能，为电子工程师在无线通信、软件定义无线电、医疗成像等领域的设计提供了强大的支持。在实际应用中，我们需要根据具体需求合理配置和使用该ADC，并注意电路板设计和信号处理等方面的细节，以充分发挥其性能优势。希望通过本文的介绍，能帮助大家更好地理解和应用ADS62C15。你在使用类似ADC的过程中遇到过哪些问题呢？欢迎在评论区分享交流。