深入剖析ADC12C170：高性能12位A/D转换器的技术解析

 

在电子工程师的设计工作中，A/D转换器是至关重要的组件，它能将模拟信号转换为数字信号，为后续的数字处理提供基础。今天，我们就来详细探讨TI公司的ADC12C170这款高性能12位、170 MSPS、1.1 GHz带宽的A/D转换器。

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一、ADC12C170概述

ADC12C170采用CMOS工艺制造，能够以高达170 MSPS的速率将模拟输入信号转换为12位数字字。它采用差分流水线架构，结合数字误差校正和片上采样保持电路，在降低功耗和外部组件数量的同时，提供了出色的动态性能。其独特的采样保持级实现了1.1 GHz的全功率带宽，这使得它在高频信号处理方面表现卓越。

（一）主要特性

1. 高带宽与低功耗：1.1 GHz全功率带宽，在170 MSPS时仅消耗715 mW功率，同时具备内部精密1.0V参考，减少了外部参考电路的设计。
2. 灵活的时钟与输出格式：支持单端或差分时钟模式，时钟占空比稳定器可在宽范围的输入时钟占空比下保持性能。输出数据格式可选择偏移二进制或2的补码，并且与ADC14155、ADC11C125、ADC11C170引脚兼容，方便工程师进行设计升级和替换。
3. 多种工作模式：具备掉电和睡眠模式，掉电模式下功耗可降至5 mW，睡眠模式下功耗为50 mW，且都能实现快速唤醒，满足不同应用场景下的节能需求。

（二）应用领域

ADC12C170适用于多种应用场景，如高IF采样接收器、无线基站接收器、功率放大器线性化、多载波多模式接收器、测试测量设备、通信仪器和雷达系统等。这些应用对信号处理的速度和精度要求较高，ADC12C170的高性能特性能够很好地满足这些需求。

二、关键规格参数

（一）静态参数

• 分辨率：无缺失码的分辨率为12位，确保了转换的准确性。
• 线性度：积分非线性（INL）在全量程输入时最大为±0.85 LSB，差分非线性（DNL）最大为±0.54 LSB，保证了转换的线性度。
• 增益误差与偏移误差：正增益误差（PGE）和负增益误差（NGE）在规定范围内，偏移误差（VOFF）也较小，并且增益误差和偏移误差的温度系数都很低，确保了在不同温度环境下的稳定性。

（二）动态参数

• 信噪比（SNR）：在$f_{IN}=70 MHz$时，典型值为67.2 dBFS，能够有效抑制噪声，提高信号质量。
• 无杂散动态范围（SFDR）：在$f_{IN}=70 MHz$时，典型值为85.4 dBFS，减少了杂散信号的干扰。
• 有效位数（ENOB）：在$f_{IN}=70 MHz$时，典型值为10.8位，反映了转换器的实际性能。

三、引脚说明与等效电路

（一）模拟输入输出引脚

• VIN+和VIN -：差分模拟输入引脚，差分满量程输入信号电平为参考电压的两倍，每个输入引脚信号以共模电压VCM为中心。
• VRP、VRN和VRM：这些引脚用于参考电压相关操作，VRP和VRN应通过低ESL的0.1 µF电容旁路到AGND，VRM可提供差分模拟输入的共模电压VCM。
• VREF：可作为+1.0V内部参考电压输出或外部参考电压输入，使用内部参考时需用0.1 µF低ESL电容去耦。

（二）数字输入输出引脚

• DO - D11：构成12位转换结果的数字数据输出引脚，输出电平与CMOS兼容。
• OVR：过范围指示输出，当输入幅度超过12位转换范围时置高。
• DRDY：数据就绪选通信号，用于时钟输出数据，其上升沿应用于捕获输出数据。

（三）电源引脚

• VA：正模拟电源引脚，应连接到安静的+3.3V源，并通过0.01 uF和0.1 uF电容旁路到AGND。
• VD：正数字电源引脚，连接到+3.3V源并旁路到DGND。
• VDR：输出驱动器的正电源引脚，连接到+1.8V源并旁路到DRGND。

四、工作原理与功能描述

（一）转换过程

ADC12C170在双+3.3V和+1.8V电源下工作，通过差分流水线架构和误差校正电路将差分模拟输入信号数字化为12位。模拟输入在时钟下降沿采集，经过7个时钟周期的流水线延迟后，数字数据在DRDY信号下降沿输出。

（二）时钟与数据格式选择

CLK_SEL/DF引脚允许用户选择单端或差分时钟输入以及偏移二进制或2的补码输出数据格式。时钟频率范围为5 MHz至170 MHz，典型性能在170 MSPS时完全指定。

（三）电源管理

通过PD/Sleep引脚可选择掉电和睡眠模式。掉电模式下，除电压参考电路外的所有电路均被禁用，功耗降至5 mW；睡眠模式下，除电压参考电路和其伴随的片上缓冲器外的部分电路被禁用，功耗降至50 mW。正常操作时，PD/Sleep引脚应连接到模拟地（AGND）。

五、设计注意事项

（一）模拟输入设计

• 信号输入：差分模拟输入引脚应驱动源阻抗小于100Ω的信号，匹配差分输入的源阻抗可改善偶次谐波性能。输入信号的相对相位误差会影响转换性能，对于单频正弦波，可用公式$E_{FS}=4096\left(1 - sin \left(90^{\circ}+ dev\right)\right)$描述全量程误差。
• 驱动电路：ADC12C170的模拟输入有内部采样保持电路，时钟高电平时为采样阶段，低电平时为保持阶段。为减少采样保持充电毛刺的影响，可使用外部电阻和电容网络隔离毛刺并过滤宽带噪声。
• 共模电压：输入共模电压VCM应在1.4V至1.6V范围内，推荐使用VRM（引脚45）作为输入共模电压。

（二）参考引脚设计

ADC12C170可使用内部1.0V参考或外部0.9V至1.1V参考。VREF引脚应始终通过0.1 µF电容旁路到地，较低的参考电压会降低信噪比，过高的参考电压可能会降低总谐波失真。所有与参考电压和模拟输入信号相关的接地应在单点安静处连接到接地平面，以减少接地路径中的噪声电流影响。

（三）时钟输入设计

• 时钟模式：CLK_SEL/DF引脚可配置为单端或差分时钟模式，差分时钟模式下两个时钟信号应相位相反且幅度相同。
• 时钟性能：时钟信号的占空比会影响A/D转换器的性能，ADC12C170的占空比稳定器可在30%至70%的时钟占空比范围内保持性能。为获得最佳动态性能，时钟源应具有尖锐的过渡区域且无抖动，可使用缓冲器隔离时钟与数字电路。

（四）数字输出设计

数字输出为1.8V CMOS信号，包括D0 - D11、DRDY、OVR和OGND。数据应在DRDY信号上升沿捕获和锁存。驱动高电容总线时需注意，过大的输出电容会导致动态性能下降，可通过适当的旁路、限制输出电容和注意接地平面来减少问题。为减少输出开关噪声，可使用可编程逻辑器件（PLD）进行电平转换，并在数字输出端插入约22Ω的串联电阻。

（五）电源与布局设计

• 电源：电源引脚应通过0.1 µF和0.01 µF陶瓷芯片电容旁路，模拟电源引脚的噪声应保持在100 mVP - P以下。VDR引脚可在1.6V至2.0V范围内供电，降低电源电压会增加tOD，可能需要电平转换器与非1.8V CMOS设备接口。
• 布局与接地：正确的接地和信号布线对于确保准确转换至关重要。应将模拟和数字区域分开，ADC12C170置于两者之间。避免模拟和数字线路交叉，尤其是时钟线路应尽可能短且与其他线路隔离。电感和变压器的布局应避免磁耦合，模拟输入应与噪声信号迹线隔离。

六、总结

ADC12C170是一款性能卓越的12位A/D转换器，具有高带宽、低功耗、灵活的时钟和输出格式等优点。在实际设计中，如果能充分理解其工作原理和特性，并注意各个引脚的使用和布局布线等方面的问题，将有助于发挥其最佳性能，满足各种应用场景的需求。希望通过本文的介绍，能为电子工程师在使用ADC12C170进行设计时提供有益的参考。大家在实际应用中遇到过哪些问题呢？欢迎在评论区分享交流。