新思科技高速测试IO：基于有限引脚资源解决复杂SoC高速、高效测试难题

当前，传统单片式SoC设计在扩展性方面面临诸多瓶颈，AI与HPC行业正加速向基于芯粒（Chiplet）的设计架构演进，以实现极致性能。然而，异构集成技术在推动半导体产业创新的同时，也显著增加了芯片设计复杂度，这就需要更先进的测试方法及优化的自动测试设备（ATE），以保障信号完整性、测试精度与性能表现。

随着半导体器件复杂度的提升，器件测试面临着愈发严峻的挑战。高速测试需高带宽测试数据接口支撑已知合格芯片（KGD）的验证，同时要在合理时间内实现高测试覆盖率与低DPPM（每百万件缺陷数）。在将单个芯粒集成至复杂的2.5D或3D封装前，确保其达到最高测试覆盖率至关重要，这能有效避免芯粒组合封装后出现良率损失。

异构集成使得测试向量需求大幅增加，但可用于执行测试的通用输入输出（GPIO）引脚数量却十分有限。GPIO的速度限制了测试数据吞吐量，导致难以高效实现当前设计所需的全面测试覆盖率。尽管传统高速I/O协议（如PCIe、USB）可满足带宽需求，却需承担高昂的硬件成本。

复杂异构芯片导致测试成本攀升

在HPC与AI计算芯片领域，功能复杂度的提升使得验证步骤显著增加。而在I/O引脚受限的情况下，验证时间往往成为瓶颈，不仅延长了产品开发周期，更大幅推高了测试成本。

尤其在多芯片设计中，高带宽测试访问端口的稀缺性问题更为突出。行业迫切需要一种I/O解决方案：其速度需显著高于GPIO，且无需额外增加硬件组件或依赖复杂的初始化/校准协议，同时能在先进制造工艺下维持良好的信号完整性。

新思科技（Synopsys）高速测试IO解决方案是经过专项优化的GPIO方案，能够精准匹配上述高速测试需求。该产品组合具备独特优势：单个I/O可根据应用场景灵活复用——在可制造性测试阶段作为“测试端口”，调试阶段用于“高速时钟观测”，量产阶段则配置为“GPIO”。这种多功能集成特性，使其成为业界唯一能全面覆盖制造测试全流程需求的解决方案。

高速测试IO的优势：

简化测试，提升可靠性

新思科技高速测试IO解决方案的数据速率远超传统测试I/O，既能匹配主流测试设备的技术规格，又能支持高速可靠性测试，且无需遵循特定协议规范。其核心优势在于流程简化——无需执行初始化、校准或训练序列等复杂步骤，最大工作速率经过精密仿真与验证，在确保系统稳定性的同时，从根本上消除了信号完整性顾虑。

此外，该解决方案针对HPC应用的功耗效率需求进行了专项优化，在GPIO模式及非测试场景下可实现显著的节能效果。单端I/O设计更提供了面积优化的低成本实现路径。在部署灵活性方面，该解决方案同样表现出色：其可扩展性设计既不限制I/O数量，也不约束物理布局位置——支持左侧、右侧或环绕芯片布局，这种灵活的布局方式可使I/O贴近被测电路部署，大幅提升验证效率与使用便捷性。

图1：新思科技高速测试IO的测试与实现

多模式设计：兼顾性能提升与功耗优化

当芯片设计转向Chiplet架构时，许多传统高速接口在单颗Chiplet上已无法复用。芯粒间通信依赖裸片间接口（如HBM、UCIe），这类接口占据了大部分可用连接端口，导致可用于外部测试访问的接口数量进一步受限。

鉴于封装引脚的宝贵性，新思科技高速测试IO支持在现场运行时，将同一高速测试引脚复用为低功耗GPIO。该方案具备高度灵活性，可适配内建自测（BIST）、扫描测试等多种测试场景，确保实现最大测试覆盖率。此外，该设计仅需单个单端焊盘（PAD）即可完成信号传输与测试，简化了PCB布局设计，有效减少焊盘占用数量并提升资源利用率。

这一架构在SoC验证阶段同步实现了测试效率、可观测性与可维护性的提升，具体体现在以下三大场景：

• 测试场景：高速测试IO在制造阶段作为测试端口，可在ATE设备与SoC之间实现高达3Gbps的数据传输，同时支持裸片（晶圆级）测试和封装级测试。
• 观测场景：该I/O可复用为参考验证平台（RVP）板上的高速时钟观测端口，用于精准监测时钟信号（CLK）。
• 低功耗场景：在量产阶段，同一端口可配置为GPIO，常规工作频率最高可达200MHz，且支持低功耗模式。

结论

随着SoC复杂度的持续提升，确保芯片功能完整性与高良率的测试挑战日益凸显。新思科技高速测试IO作为一款创新IP解决方案，通过高效利用有限的封装引脚，成功破解了复杂半导体器件的高速测试难题——既能支持高速测试需求，又能在量产模式下实现低功耗GPIO功能。这一独特方案不仅显著缩短测试时间、提升先进ATE设备的测试吞吐量，更规避了复杂接口协议的引入，完美平衡了高速性能与应用成本。目前，新思科技I/O团队正致力于在全球领先的晶圆代工厂的先进工艺节点中提供该高速测试IO IP的全面支持。如需了解更多信息，可访问新思科技高速测试IO产品页面或下载技术手册。