运算放大器的核心组成与典型结构

文章来源：学习那些事

原文作者：前路漫漫

本文介绍了模拟电路的核心基础模块运算放大器的组成与结构等。

概述

运算放大器是模拟电路与混合信号电路的核心基础模块，其性能直接决定电子系统的信号处理精度与稳定性。掌握其工作原理、设计方法及优化策略，是理解模拟集成电路机制、开展电路研发的关键。以下从基础特性出发，探讨核心组成、典型结构，并结合设计案例展开技术说明，为实践提供指引。

运算放大器简介

运算放大器应用广泛，在带隙基准源、滤波器、ADC、DAC、传感器信号放大及电源管理模块中均不可或缺。其设计流程涵盖的静态工作点分析、动态优化、噪声抑制等思路，为模拟 / 混合信号电路研发提供通用支撑，是模拟电路设计的核心基石。

运算放大器内部由五大核心部分构成，协同实现信号放大与处理：

输入级：采用差分结构，放大差模信号（有用信号）并抑制共模干扰（如噪声、电源波动），提升输入信噪比；

中间级：通过共源共栅、多级级联等结构提供高电压增益，弥补输入级增益不足，满足信号放大需求；

输出级：降低输出阻抗并增强驱动能力，减少负载变化对输出信号的影响，避免信号失真；

反馈电路：按优化目标分为频率补偿（改善频率响应、防自激）、共模反馈（稳定共模电压）等，精准调控增益稳定性、带宽等参数；

偏置电路：为所有晶体管提供稳定静态工作点，确保其工作在预设区域（如 MOS 管饱和区），保障电路在温度、电源波动下正常运行。

常见运算放大器结构

根据增益、摆幅、带宽等性能需求，运算放大器形成多种典型结构，以下介绍四种常用类型：

两级共源运算放大器

单级运放难以兼顾增益与摆幅，如共源共栅结构提升增益但限制摆幅。两级共源结构通过分离设计目标解决矛盾：第一级用高增益结构（如共源共栅）提供增益，第二级用低阻抗、大摆幅结构（如共源电路）拓展输出范围。

但两级结构引入多极点，易降低相位裕度引发自激。需在两级间设置 RC 串联频率补偿支路：电容将第一级输出极点移向低频、第二级极点移向高频，增大极点间隔；电阻优化零点位置，改善相位裕度（通常要求＞45° 或 60°），提升稳定性。

套筒共源共栅运算放大器

核心为共源共栅结构，具备高输出阻抗，根据增益公式（增益≈gm×Rout）可大幅提升电压增益，适用于高精度测量场景。同时高输出阻抗带来屏蔽效果，输出节点电压变化对源端影响小，抗干扰能力强。

但其缺陷明显：“套筒式” 层叠结构使输出摆幅受晶体管阈值电压、漏源电压限制；输入与输出难以短接，不适用于需反馈的负反馈系统（如电压跟随器）。

折叠共源共栅运算放大器

在套筒结构基础上改进，虽功耗略增、增益与噪声性能小幅下降，但通过 “折叠” 电流路径，大幅提升输出摆幅，使输出更接近 VDD 与 GND。

此外，输入管与层叠管分离带来两大优势：扩大输入共模范围，适配不同输入电压；实现输入与输出短接，可用于负反馈系统，弥补套筒结构不足，适用于高精度数据采集场景。

增益自举运算放大器

在传统共源共栅放大器基础上增设增益自举模块（含辅助放大器、电容、电阻），核心原理是通过动态调整共栅管栅极电压，稳定其源极电压，降低源极变化对输出阻抗的影响，进而显著提升输出阻抗与增益。

该结构能在不显著增加功耗、牺牲摆幅的前提下提升增益，适用于低功耗高精度传感器信号放大场景。

单级全差分折叠共源共栅运算放大器

该类型运放结构简洁、原理清晰，适合初学者结合 Cadence、HSPICE 等软件实践。以下从模块拆解、参数设置、仿真方法三方面展开，提供理论到实践的指导。

结构原理图和参数

设计前需明确指标与工艺，本案例基于 SMIC 0.18μm CMOS 工艺（VDD=1.8V，成本低、稳定性高），目标为高性能全差分折叠共源共栅运放。

设计指标

直流增益＞60dB（对应放大倍数 1000 倍，满足中精度需求）；单位增益带宽＞50MHz（适配中高频信号放大）；负载电容 = 6pF（典型中低速电路负载）；相位裕度＞60°（保障稳定性，防自激）；差分压摆率＞15V/μs（减少快速信号失真）；共模电平 0.9V（电源一半，使输出摆幅对称）。

运放电路结构

电路由偏置电路、主运放电路、共模负反馈电路组成，协同保障性能。

偏置电路：为其他模块提供精准稳定的偏置电压与电流，需具备良好温度稳定性与电源抑制比，避免晶体管工作区域偏移；

共模负反馈电路：全差分运放必须配备（单端输出无需），用于稳定输出共模电压（目标 0.9V），解决电路非理想对称性导致的共模漂移问题。按原理分为连续时间型（适用于低频）与开关电容型（适用于高频、采样系统），本设计选开关电容型。

差分折叠共源共栅主运放电路

需 Vb1~Vb4 四个偏置电压，确保所有 MOS 管工作在饱和区（保障放大性能）。Vcmfb 为共模负反馈反馈电压，通过调节尾电流源电流稳定输出共模电压。本设计 Vb1=Vb2=1.2V，Vb3=Vb4=1.02V（由偏置电路提供），MOS 管参数见表1。

 

共模负反馈结构

Vcm 为理想共模电压（0.9V），Vbias 为内部晶体管偏置电压，CLK1/CLK2 为两相不交叠时钟，CLK1N/CLK2N 为反相电压，控制采样与反馈时序。

 

工作分为两相位：ph1（CLK1 高）时，采样电容充电至 Vcm-Vbias；ph2（CLK2 高）时，采样电容与 C2 电荷分享，多周期后 C2 电压稳定，通过调节尾电流源将共模电压稳定在目标值。设计中 C1、C3、C4、C6 取 C2、C5 的 5~10 倍，加快稳定速度并降低误差，参数见表2。

偏置电路结构

主体为电流镜电路（输出电流稳定、温度系数低）。通过基准电流源生成基准电流，经 MB2、MB5、MB8 复制到各支路，再调整负载晶体管宽长比，利用 MOS 管饱和区伏安特性生成 Vb1~Vb4 与 Vbias（如减小宽长比生成高电压 Vb1=1.2V），参数见表3。