JEDEC制定全新内存标准，将取代HBM？

电子发烧友网综合报道
随着人工智能算力需求的指数级爆发，数据中心对内存的性能、容量与成本平衡提出了前所未有的严苛要求。HBM凭借1024-bit甚至2048-bit的超高位宽，成为AI加速卡的核心配套组件，其无可匹敌的带宽与能效比，支撑着大模型训练、自动驾驶等密集型计算任务的推进。
 
但与此同时，HBM的超高位宽设计也带来了显著短板，大量占用宝贵的芯片面积，限制了单颗芯片的堆叠数量与封装容量，进一步制约了AI加速卡的性能上限，且依赖昂贵的中介层技术，成本居高不下，难以在中高端需求场景中大规模普及。
 
正是在这一背景下，全球半导体标准组织JEDEC着手制定全新的“SPHBM4”（标准封装高带宽内存第四代）内存标准，试图在高性能与高性价比之间找到平衡点，为AI内存生态注入新的活力。
 
SPHBM4最核心的技术突破，在于通过4:1串行技术重构了数据传输架构，将传统HBM4需要的2048-bit位宽大幅缩减至512-bit，却依然能保持同等的HBM4级别带宽，且性能表现远超当前主流的DDR5内存。
 
相较于传统DDR系列，SPHBM4展现出碾压性的性能优势。以DDR5为例，尽管后者凭借16Gb颗粒和3200MT/s速率在消费级市场备受欢迎，但其单条容量上限仅为64GB，理论带宽也停留在819GB/s。
 
反观SPHBM4，借助独特的堆叠设计和TSV硅通孔技术，单颗芯片即可实现64GB容量，堆叠后容量更可突破256GB，带宽更是可以超过2TB/s。这种跨越式的提升，使得SPHBM4在面对AI集群、超算中心等高负载场景时，展现出传统内存难以企及的吞吐能力。
 
从市场定位来看，SPHBM4清晰地站在了DDR与HBM之间的中间地带，填补了当前内存市场的关键空白。
 
一方面，相较于DDR5内存，SPHBM4的带宽优势显著，能够满足AI推理、中小型模型训练等对数据传输速度有较高要求的场景，解决了DDR5在高密度计算中带宽瓶颈的问题；另一方面，与HBM4相比，SPHBM4成本更低、封装更灵活，无需承担硅中介层带来的额外开支，适合对性能有要求但无需追求极致算力的场景，比如边缘AI服务器、工业级智能设备等。
 
不过，这种定位也决定了SPHBM4并非万能解决方案，它不会取代GDDR显存成为显卡的新选择。原因在于，SPHBM4虽成本低于HBM4，但仍采用堆叠式设计，且需要配套的基片接口、TSV技术与先进封装工艺，成本远高于普通GDDR芯片；若用单颗SPHBM4替代多颗GDDR6/7，不仅会大幅增加显卡成本，性能提升效果却并不明显，不符合消费级显卡的成本效益逻辑。
 
值得注意的是，SPHBM4的落地离不开关键技术的支撑，其中TSV硅通孔技术与先进封装集成技术是核心。TSV技术能够实现芯片内部垂直方向的高效数据传输，为多Die堆叠提供稳定的连接基础，而先进封装则确保了在缩减位宽的同时，内存模块的散热效率与信号完整性不受影响。这些技术并非全新突破，但SPHBM4通过对现有技术的整合优化，实现了性能、容量与成本的协同提升，体现出JEDEC在标准制定过程中对产业实际需求的深度洞察。
 
对于整个内存行业而言，SPHBM4的出现并非简单的技术迭代，更标志着AI时代内存技术开始向多元化细分方向发展。未来，随着SPHBM4标准的逐步完善与量产落地，预计将与DDR5、HBM4、GDDR等形成互补，共同构建更具弹性的AI内存生态，为不同层级的算力需求提供精准支撑，进一步加速人工智能技术在各行业的渗透与应用。