探索DS90CR483A/DS90CR484A：高速LVDS通道链路SER/DES的卓越之选

在高速数据传输的领域中，LVDS（低电压差分信号）技术凭借其低功耗、高抗干扰性和高速率传输的优势，成为众多电子工程师的首选。今天，我们就来深入探讨德州仪器（TI）的DS90CR483A/DS90CR484A 48位LVDS通道链路SER/DES芯片组，看看它如何在数据传输中展现卓越性能。

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产品概述

DS90CR483A/DS90CR484A是DS90CR483和DS90CR484的升级版，取消了通过PLLSEL引脚选择PLL自动档位的选项，现在该引脚仅允许选择PLL低档位或高档位，并且与旧一代通道链路设备完全兼容。这一改进消除了因VCC波动导致的意外档位切换而可能引起的位错误。

该芯片组具有高达5.38Gbits/sec的带宽，支持33MHz至112MHz的输入时钟，采用LVDS SER/DES技术，有效减少了电缆和连接器的尺寸。同时，它还具备预加重、DC平衡数据传输和电缆去斜等特性，能够驱动长达5米以上的电缆。

核心特性解析

高带宽与低电缆需求

DS90CR483A发射器将48位CMOS/TTL数据转换为八个LVDS数据流，并通过第九个LVDS链路并行传输锁相的发送时钟。DS90CR484A接收器则将LVDS数据流转换回48位CMOS/TTL数据。在112MHz的发送时钟频率下，每个LVDS数据通道的传输速率可达672Mbps，数据吞吐量高达5.38Gbit/s。

通过数据线路的复用，大幅减少了电缆的使用。传统的长距离并行单端总线通常每条有效信号都需要一根地线，并且抗干扰能力有限。而使用该芯片组，仅需19根导体（8对数据、1对时钟和至少一根地线），相比之下，电缆宽度减少了80%，不仅降低了系统成本，还减小了连接器的物理尺寸和成本，同时由于电缆外形更小，降低了屏蔽要求。

预加重技术

预加重技术通过在LVDS逻辑转换期间增加额外电流，有效减少了电缆负载效应。预加重的强度可通过在“PRE”引脚施加0.75V至Vcc的直流电压来设置，输入电压越高，数据转换期间的动态电流越大。不过，预加重的设置需要适当，过多的预加重会产生过多噪声并增加功耗。一般来说，长度小于2米的电缆通常不需要预加重。

DC平衡技术

在每个LVDS数据信号线上，除了数据信息外，每个周期还会传输一个额外的位，即DC平衡位（DCBAL）。该位的作用是最小化信号线上的短期和长期直流偏置，通过选择性地发送未修改或反转的数据来实现。DC平衡技术在长电缆应用（通常大于5米）中非常有用。

电缆去斜功能

电缆去斜功能仅在DC平衡模式（BAL = high on DS90CR483A）下支持。当接收器的“DESKEW”引脚设置为高电平时，可对独立差分对之间的高达±1 LVDS数据位时间的电缆斜移进行校正。该功能通过在发送器的“DS_OPT”引脚施加至少四个时钟周期的低电平来触发，并且在TX和RX PLL锁定后、系统复位或重新配置事件后都应进行去斜操作。电缆去斜功能可补偿互连斜移，包括PCB走线差异、连接器斜移和电缆斜移，支持高达80MHz的时钟速率。

电气与开关特性

电气特性

文档中详细列出了CMOS/TTL、LVDS驱动器和接收器的直流规格，包括输入输出电压、电流、钳位电压等参数。这些参数为工程师在设计电路时提供了重要的参考，确保芯片在正常工作范围内稳定运行。

开关特性

发射器和接收器的开关特性包括LVDS信号的高低电平转换时间、位宽、脉冲位置、周期抖动等。这些特性对于保证数据传输的准确性和稳定性至关重要。例如，发射器的周期抖动（TJCC）在输入时钟质量和PLLVCC噪声的影响下，测量值小于100ps，有效减少了TX输入时钟引脚处抖动的影响，提高了接收器数据采样的准确性。

应用与配置建议

不同应用场景的配置

在背板应用中，当差分线阻抗为100Ω时，可通过走线布局控制差分线对之间的斜移。发送器的“DS_OPT”引脚可设置为高电平，对于短PCB距离走线，通常不需要预加重，“PRE”引脚可留空。

在需要长电缆驱动能力的应用中，建议使用DC平衡数据传输和预加重技术。通过用户可选的预加重功能，在转换期间提供额外的输出电流，以抵消电缆负载效应。同时，根据时钟速率和驱动的介质，可选择使用电缆去斜功能。

电源旁路与信号质量要求

为了确保芯片的稳定运行，必须在电源引脚使用旁路电容。建议在每个电源引脚附近使用高频陶瓷（推荐表面贴装）0.1µF电容，如果空间允许，可并联一个0.01µF电容，且最小电容值应最靠近设备引脚。此外，在PLLVCC引脚和发送器的LVDSVCC（引脚#40）附近建议使用4.7至10µF的大容量电容。

发射器的输入信号质量必须符合数据手册的要求，避免超过绝对最大规格的下冲。如果主机设备与发射器之间的线路较长且表现为传输线，则应采用终端匹配。如果发射器由具有可编程驱动强度的设备驱动，建议将数据输入设置为弱设置，以防止传输线效应，而时钟信号通常设置较高以提供干净的低抖动边缘。

总结

DS90CR483A/DS90CR484A芯片组凭借其高带宽、低电缆需求、预加重、DC平衡和电缆去斜等特性，为高速数据传输应用提供了可靠的解决方案。在实际设计中，工程师需要根据具体的应用场景和要求，合理配置芯片的各项参数，确保系统的稳定性和性能。同时，注意电源旁路、输入信号质量等方面的要求，以充分发挥芯片的优势。

你在使用该芯片组的过程中遇到过哪些问题？或者对芯片的某些特性有更深入的疑问？欢迎在评论区留言讨论。