深入解析DS90URxxx - Q1：高效FPD - Link II串行解串器芯片组

在电子设计领域，数据传输的高效性和稳定性一直是工程师们关注的焦点。DS90URxxx - Q1 5MHz 至 43MHz DC - 平衡 24 位 FPD - Link II 串行解串器芯片组（DS90UR124 - Q1 和 DS90UR241 - Q1），以其卓越的性能和丰富的特性，为众多应用场景提供了可靠的数据传输解决方案。今天，我们就来深入剖析这款芯片组。

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一、芯片概述

DS90URxxx - Q1 芯片组由一个串行器（DS90UR241 - Q1）和一个解串器（DS90UR124 - Q1）组成，它能够将 24 位并行总线转换为带有嵌入式时钟信息的完全透明的数据/控制 FPD - Link II LVDS 串行流。其设计初衷是驱动需要 18 位颜色深度显示的图形数据，特别适用于汽车领域的各种显示应用。

二、特性亮点

1. 高兼容性与数据处理能力

支持 18 位颜色深度显示，可处理 RGB666 + HS、VS、DE + 三个额外通用数据通道的图形数据。通过 24:1 的接口压缩，将 24 位数据转换为单条串行流，有效解决了并行数据和时钟路径之间的偏斜问题，同时还能节省系统成本，减少 PCB 层数、电缆宽度以及连接器的尺寸和引脚数量。

2. 宽频率范围与高性能

像素时钟范围为 5MHz 至 43MHz，能够满足不同应用场景下的数据传输速率需求。采用嵌入式时钟和 DC 平衡技术，支持 AC 耦合数据传输，可驱动长达 10 米的屏蔽双绞线电缆，确保数据传输的稳定性和可靠性。

3. 汽车级品质与防护

该芯片组是汽车级产品，符合 AEC - Q100 2 级标准，能适应汽车复杂的工作环境。同时，它还具备出色的静电放电（ESD）防护能力，符合 ISO 10605 ESD 标准，HBM ESD 结构大于 8kV，保证了在恶劣电气环境下的稳定性。

4. 低功耗与 EMI 优化

采用 FPD - Link II LVDS 信号技术，在高速 I/O 端提供低功耗和低噪声的工作环境。通过优化串行器输出边缘速率，进一步降低电磁干扰（EMI）。此外，串行器支持扩频输入，具有数据随机化和混洗功能，解串器提供可调节的 PTO LVCMOS 输出，都有助于减少 EMI。

5. 测试与控制功能

内置 @Speed BIST（内置自测试）功能，可验证 LVDS 传输路径的完整性，方便系统制造商和现场诊断。同时，发射器和接收器都具备独立的电源关闭控制功能，能根据实际需求灵活调整功耗，提高系统的能效。

三、引脚配置与功能

1. 串行器引脚（DS90UR241 - Q1，PFB 48 引脚 TQFP 封装）

• LVCMOS 并行接口引脚：如 DIN[23:0] 用于输入并行数据，TCLK 为并行接口时钟输入引脚。
• 控制与配置引脚：DEN 用于控制 LVDS 驱动器输出的启用和禁用，PRE 用于选择预加重级别，RAOFF 用于控制随机化功能，TRFB 用于选择并行接口数据的时钟边沿等。
• LVDS 串行接口引脚：DoUT + 和 DoUT - 为 LVDS 差分输出引脚，需连接 100Ω 负载和 100nF 交流耦合电容。
• 电源/接地引脚：多个 VDD 和 VSS 引脚为芯片的不同部分提供电源和接地连接。

2. 解串器引脚（DS90UR124 - Q1，PAG 64 引脚 TQFP 封装）

• LVCMOS 并行接口引脚：RCLK 为并行接口时钟输出引脚，Rout[23:0] 为并行接口数据输出引脚。
• 控制与配置引脚：LOCK 指示接收器 PLL 的锁定状态，PTOSEL 用于选择渐进开启操作模式，RAOFF 功能与串行器类似，REN 用于控制接收器数据的启用和禁用等。
• BIST 模式引脚：BISTEN 用于启用 BIST 模式，BISTM 用于选择 BIST 模式下的错误报告状态，PASS 为 BIST 测试的通过标志输出。
• LVDS 输入引脚：RIN + 和 RIN - 为 LVDS 差分输入引脚，同样需连接 100Ω 负载和 100nF 交流耦合电容。
• 电源/接地引脚：多个 VDD 和 VSS 引脚为芯片的不同部分提供电源和接地连接。

四、规格参数

1. 绝对最大额定值

涵盖了电源电压、LVCMOS 输入/输出电压、LVDS 接收器输入/驱动器输出电压等参数的极限值，使用时需严格遵守，以免损坏芯片。

2. ESD 额定值

表明该芯片组在不同封装形式下，各引脚的人体模型（HBM）、带电设备模型（CDM）和接触/空气放电的 ESD 耐受能力。

3. 推荐工作条件

包括电源电压、工作温度、时钟速率和电源噪声等参数的推荐范围，在此范围内芯片能稳定工作。

4. 电气特性

详细列出了 LVCMOS 和 LVDS 的直流和交流特性参数，如输入/输出电压、电流、延时等，为电路设计提供了精确的参考。

五、详细工作原理

1. 初始化与锁定机制

在发送或接收数据前，需要对串行器和解串器进行初始化，即同步两者的 PLL。电源上电后，各自的输出处于三态，内部电路被禁用。当电源电压达到约 2.2V 时，串行器的 PLL 开始锁定输入时钟，之后解串器同步到串行器的数据流，锁定嵌入式时钟，此时解串器的 LOCK 输出变为高电平，表明数据有效。

2. 数据传输

串行器通过 TCLK 输入将数据时钟输入，通过 TRFB 引脚选择时钟边沿。数据在传输时，还会附带 CLK1、CLK0、DCA、DCB 四个开销位，其中 CLK1 和 CLK0 作为嵌入式时钟位，DCB 用于直流平衡控制，DCA 用于验证数据完整性。数据传输线速率最高可达 1.20Gbps，链路效率高达 86%。

解串器锁定输入数据后，驱动 LOCK 引脚为高电平，并同步输出有效数据和恢复的时钟。通过 RRFB 输入控制恢复时钟的极性，REN 控制输出的三态。

3. 重新同步

若解串器失去锁定，它会自动尝试重新建立锁定。例如，当连续未检测到嵌入式时钟边沿时，PLL 失锁，LOCK 引脚变为低电平，解串器会重新寻找嵌入式时钟边沿并完成锁定过程。

4. 电源管理

串行器和解串器都具备电源关闭模式，通过 TPWDNB 和 RPWDNB 引脚控制。进入电源关闭模式后，PLL 停止工作，输出进入三态，可将电源电流降低到 μA 级别。退出电源关闭模式后，需要重新初始化和锁定才能进行数据传输。

5. 三态控制

串行器在 DEN 或 TPWDNB 引脚为低电平时进入三态，解串器在 REN 或 RPWDNB 引脚为低电平时进入三态。三态模式下，输出引脚处于高阻态，可有效避免信号干扰。

6. 预加重功能

DS90UR241 具备预加重功能，可补偿长距离或有损传输介质的影响。通过在 “PRE” 引脚连接外部电阻到 Vss 来设置额外电流水平，增加数据转换时的动态电流，减少电缆负载效应，提高驱动距离。但预加重设置需根据具体应用的传输距离进行调整，避免过度预加重导致的问题。

7. AC 耦合与终端匹配

芯片组支持 AC 耦合互连，通过集成的 DC 平衡编码/解码方案实现。在 LVDS 信号路径中插入外部 AC 耦合电容，解串器输入级内置 AC 偏置网络，将内部 VCM 设置为 +1.8V。同时，为保证信号正常传输，需要在 DOUT± 和 RIN± 两端连接终端电阻，阻值一般为 100Ω。

8. 信号质量增强

解串器的 SLEW 引脚可调节 LVCMOS 输出的驱动强度，默认低电平为 2mA 低驱动，高电平为 4mA 高驱动。PTOSEL 引脚提供两种渐进开启模式（固定和 PTO 频率扩展），可减少同时切换噪声和系统接地反弹，降低 EMI。

9. @Speed - BIST 测试功能

芯片组内置的 BIST 功能可在全链路速度下检查整个高速串行链路，无需使用专业昂贵的测试设备。通过 BISTEN 和 BISTM 引脚配置 BIST 模式，可选择错误状态报告或错误计数累加模式，测试结果通过 PASS 引脚输出。

10. 向后兼容模式

通过 RAOFF 引脚，该芯片组可与 DS90C241 和 DS90C124 设备实现向后兼容。当与这两种设备接口时，将 RAOFF 引脚拉高以禁用额外的 LSFR 编码；正常使用 DS90UR241 到 DS90UR124 时，将 RAOFF 引脚置低。

六、应用场景与设计要点

1. 应用场景

该芯片组主要应用于汽车领域，如汽车中央信息显示屏、汽车仪表盘显示屏、汽车平视显示器以及基于远程摄像头的驾驶员辅助系统等。

2. 典型应用连接

• 串行器（DS90UR241）：LVDS 输出使用 100Ω 终端电阻和 100nF 耦合电容，电源引脚附近放置旁路电容。通过系统 GPO 控制 TPWDNB 引脚，TRFB 引脚可选择时钟边沿，DEN 信号通常拉高，RAOFF 引脚置低以提高链路信号质量，VODSEL 引脚根据需求设置，预加重输入通过电阻接地设置预加重级别。
• 解串器（DS90UR124）：LVDS 输入使用 100Ω 终端电阻和 100nF 耦合电容，电源引脚附近放置旁路电容。通过系统 GPO 控制 RPWDNB 引脚，RRFB 引脚选择数据时钟边沿，REN 信号通常拉高，RAOFF 引脚置低以解扰数据，SLEW 引脚设置输出信号质量，PTOSEL 引脚可减少输出同时切换。

3. 电源供应建议

芯片设计工作于 3.3V 输入核心电压，部分引脚为不同电路部分提供独立的电源和接地连接，以隔离开关噪声。可使用外部滤波器为敏感电路（如 PLL）提供干净的电源。

4. 布局设计

• PCB 布局与电源系统：采用 4 层板，设置电源和接地平面，将 LVCMOS 信号与 LVDS 线路分开，避免耦合干扰。使用薄介质（2 至 4 密耳）的电源/接地夹层，提供低电感寄生电容，减少外部旁路电容的影响。外部旁路电容包括 RF 陶瓷和钽电解电容，表面贴装电容优先考虑，且小值电容应靠近引脚放置。
• LVDS 互连：采用 100Ω 耦合差分对，遵循 S/2S/3S 间距规则，减少过孔数量，使用差分连接器（线速度高于 500Mbps 时），保持走线平衡，减小对间偏斜，终端电阻尽量靠近发送和接收端。

七、总结

DS90URxxx - Q1 串行解串器芯片组凭借其高兼容性、宽频率范围、出色的抗干扰能力和丰富的功能特性，为汽车显示等领域的数据传输提供了可靠而高效的解决方案。在实际应用中，工程师们需要根据具体的需求和设计要求，合理配置引脚参数，优化 PCB 布局，以充分发挥芯片组的性能优势。你在使用类似芯片组时遇到过哪些问题呢？欢迎在评论区分享交流。