探索DS99R421：FPD-Link到FPD-Link II LVDS转换的理想之选

在电子设计领域，数据传输的高效性和稳定性至关重要。DS99R421作为一款关键的转换器，在FPD-Link接口与FPD-Link II LVDS接口之间架起了桥梁，为数据传输带来了新的解决方案。本文将深入剖析DS99R421的特性、功能、应用以及设计要点，希望能为各位电子工程师在实际设计中提供有价值的参考。

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特性亮点

DS99R421具备一系列令人瞩目的特性，使其在同类产品中脱颖而出。

• 宽频率范围与数据传输：支持5 MHz - 43 MHz的嵌入式时钟和DC平衡数据传输，总共包含21个LVDS数据位和3个低速LVCMOS数据位，为不同应用场景提供了广泛的选择。
• 可调节预加重能力：通过LVDS输出端的外部电阻，用户可以调节预加重驱动能力，能够驱动长达10米的屏蔽双绞线电缆，有效解决了长距离传输中的信号衰减问题。
• 多种支持与保护机制：支持AC耦合数据传输，LVDS输入处集成了100Ω的终端电阻；具备电源关断控制功能，可通过@SPEED BIST验证链路完整性；所有LVCMOS输入和控制引脚都有内部下拉施密特触发器输入，减少亚稳态条件；输出可通过DEN进行三态控制；片上滤波器用于PLL，电源范围为3.3V ± 10%，适用于汽车温度范围 -40°C至 +105°C，并且具有大于8kV的ESD耐受性，符合ISO 10605 ESD和AEC - Q100标准。

功能解析

数据转换原理

DS99R421的核心功能是将具有4个非DC平衡LVDS（3个LVDS数据 + LVDS时钟）和3个过采样低速控制位的FPD - Link输入，转换为带有嵌入式时钟信息的单个LVDS DC平衡串行流。这种转换方式消除了3个并行LVDS数据输入和LVDS时钟路径之间的偏斜问题，简化了通过单个差分对的PCB走线和电缆传输24位总线的过程，同时通过将4个LVDS对缩小为1个LVDS对，降低了系统成本，减少了PCB层数、电缆宽度、连接器尺寸和引脚数量。

链路启动与数据传输

• 链路启动：DS99R421的启动仅涉及一个PLL锁定时间。FPD - Link接收器端必须锁定其输入的LVDS RxCLKIN，序列化器端从输入的LVDS时钟中提取参考时钟。在链路的另一端，解串器（DS90UR124）需要检测LVDS信号并锁定输入的串行流，将LOCK引脚置高，然后输出有效数据。
• 数据传输：链路启动后，DS99R421提供流式视频接口。对于从FPD - Link接口接收到的每个像素时钟（PCLK），恢复21位信息，包括18位RGB信息和三个视频控制信号（HS、VS和DE），过采样控制位也在这个PCLK域中采样并附加到21位信息中，形成24位总有效负载。序列化器对这些数据进行随机化、加扰、平衡处理，并嵌入时钟和串行链路控制信息，每PCLK向解串器传输28位信息。芯片组支持5 MHz至43 MHz的PCLK频率范围，在43 MHz的PCLK速率下，串行链路以1.2Gbps的速度发送28位数据，链路效率高达89%。

关键特性调节

预加重功能

预加重功能用于补偿超长或有损的传输介质。通过在“PRE”引脚连接一个外部电阻（Rpre）到Vss，可以启用预加重功能。Rpre的值应在6KΩ至100MΩ之间，避免使用小于6KΩ的值。预加重电路会将驱动电流增加到$I = 48 / (Rpre)$，例如当$Rpre = 15KΩ$时，预加重电流增加3.2 mA。为了减少功率和符号间干扰（ISI），如果下一个周期中重复多个位值，下一个位将“去加重”。对于较短的电缆或距离，通常不需要预加重，应在应用电缆末端进行信号质量测量，以确定特定应用的预加重量。

VOD选择

序列化器线路驱动器的差分输出电压（VOD）幅度是可选的。通过VODSEL引脚的状态可以选择两个级别。当VODSEL引脚为低电平时，获得正常输出电平，大多数应用应将其设置为低电平；当引脚为高电平时，输出电流增加，VOD电平升高，仅适用于超长电缆或高损耗互连。

过采样位

每PCLK最多可以通过串行链路发送三个额外的信号。过采样位必须是低速信号，频率应小于PCLK频率的1/5。DS99R421的OS[2:0] LVCMOS输入具有宽滞后特性，有助于防止毛刺。由于过采样技术和采样时钟的位置，会发生脉冲宽度失真，因此信号应仅传达电平信息。

接口设计要点

串行接口

DS99R421与DS90UR124之间的串行链路采用100Ω的平衡互连，两端需进行100Ω终端匹配和AC耦合。驱动器端的终端电阻应靠近器件引脚，AC耦合电容应靠近100Ω终端电阻放置。推荐使用NPO类1或X7R类2型电容，最小耐压为50 WVDC，常见电容值为100 nF。DS90UR124的输入级设计为AC耦合，提供了多种终端选项。

FPD Link接口

FPD - Link接口支持3数据 + 时钟（21位）接口，互连应采用100Ω的差分对，DS99R421内部提供终端匹配。颜色映射非常重要，FPD - Link接口上的位颜色放置将决定它们在输出端的恢复位置。

应用与布局考虑

应用场景

DS99R421允许基于FPD - Link的总线通过最新一代LVDS解串器（DS90UR124）连接到显示器中的单通道串行LVDS接口，适用于18位色深（RGB666）和高达1280 X 480的显示格式，PCLK速率范围为5至43MHz。

PCB布局与电源系统

在PCB布局方面，应使用至少四层板，包含电源和接地层。将LVCMOS信号远离LVDS线路，避免耦合。推荐使用紧密耦合的100Ω差分线进行LVDS互连，确保耦合噪声为共模并被接收器拒绝，减少辐射。LVDS互连两端都需要进行100Ω终端匹配，电阻应尽可能靠近发射器和接收器。电源系统应使用至少四个0.1uF的电容进行局部旁路，多个电源轨可以在3.3V平面上总线连接。

总结

DS99R421以其卓越的性能和丰富的功能，为电子工程师在FPD - Link到FPD - Link II LVDS转换设计中提供了强大的支持。通过合理利用其预加重、VOD选择等特性，以及遵循接口设计和PCB布局要点，可以实现高效、稳定的数据传输。在实际应用中，各位工程师还需根据具体需求进行调试和优化，以充分发挥DS99R421的优势。大家在使用DS99R421过程中遇到过哪些有趣的问题或者有什么独特的设计经验呢？欢迎在评论区分享交流。