SN65LVDS95-Q1 LVDS SERDES 发射器：特性、应用与设计指南

在电子工程师的日常工作中，高速数据传输和低电磁干扰（EMI）设计是常见的挑战。今天，我们就来深入探讨一下德州仪器（TI）的 SN65LVDS95-Q1 LVDS SERDES 发射器，看看它是如何应对这些挑战的。

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产品概述

SN65LVDS95-Q1 是一款专为汽车应用而设计的 LVDS（低压差分信号）串行器/解串器（SERDES）发射器。它集成了三个 7 位并行加载串行输出移位寄存器、一个 7 倍时钟合成器和四个 LVDS 线路驱动器，能够将 21 位单端 LVTTL 数据通过 4 个平衡对导体同步传输到兼容的接收器，如 SN65LVDS96。

主要特性

• 高速数据传输：支持高达 1.36 Gbps 的数据通道压缩吞吐量，适用于点对点子系统通信。
• 低 EMI：采用 LVDS 技术，有效降低电磁干扰。
• 单电源供电：仅需一个 3.3V 电源，典型功耗为 250mW。
• 宽输入频率范围：锁相环（PLL）输入频率范围为 20MHz 至 68MHz。
• 低功耗：禁用时功耗小于 1mW。
• ESD 保护：总线引脚可承受 6KV HBM ESD。
• 工业温度范围：工作温度范围为 -40°C 至 85°C。

技术细节

工作原理

当传输数据时，数据位 D0 至 D20 在输入时钟信号（CLKIN）的上升沿被加载到 SN65LVDS95 的寄存器中。CLKIN 的频率被乘以 7 倍，然后用于以 7 位切片的方式串行卸载数据寄存器。三个串行数据流和一个锁相时钟（CLKOUT）被输出到 LVDS 输出驱动器。CLKOUT 的频率与输入时钟 CLKIN 相同。

电气特性

在推荐的工作条件下，SN65LVDS95-Q1 具有一系列出色的电气特性，包括输入电压阈值、差分稳态输出电压幅度、共模输出电压等。例如，差分稳态输出电压幅度在 RL = 100Ω 时为 247mV 至 454mV，稳态共模输出电压为 1.125V 至 1.375V。

时序要求

该发射器对输入时钟周期、高电平输入时钟脉冲宽度、数据建立时间和保持时间等时序参数有明确要求。例如，输入时钟周期的最小值为 14.7ns，最大值为 50ns。

应用案例

16 位总线扩展

在 16 位总线应用中，来自总线收发器的 TTL 数据和时钟到达 LVDS SERDES 发射器的并行输入。片上 PLL 将时钟与输入的并行数据同步，数据被多路复用到三个不同的线路驱动器中，完成 TTL 到 LVDS 的转换。时钟也被转换为 LVDS 并提供给单独的驱动器。在接收器端，LVDS 数据和时钟被恢复并转换回 TTL，然后被解多路复用为并行格式。

带奇偶校验的 16 位总线扩展

在上述应用的基础上，添加奇偶校验位可以提供数据传输的可靠性保证。发送端的收发器/奇偶校验生成器对字节进行奇偶校验计算，并将计算结果与数据一起发送。接收器端的收发器/奇偶校验生成器进行奇偶校验计算，并比较输入字节与奇偶校验位的值，如果检测到不匹配则断言奇偶校验错误输出。

低成本虚拟背板收发器

LVDS SERDES 可以应用于虚拟背板收发器（VBT）。通过在子系统串行链路的两个方向上实现单独的 LVDS SERDES 芯片组，可以实现 VBT 的概念。根据应用需求，设计者可以选择包括奇偶校验和控制信号延迟线等功能。通过适当配置时钟和控制线路，可以实现半双工或全双工操作。

封装与订购信息

SN65LVDS95-Q1 采用 TSSOP（DGG）封装，引脚数为 48。可订购的部件编号为 SN65LVDS95DGGRQ1，顶侧标记为 65LVDS95Q。具体的封装和订购信息可参考文档末尾的封装选项附录或 TI 网站。

设计建议

在使用 SN65LVDS95-Q1 进行设计时，以下几点建议可能会对你有所帮助：

• 电源设计：确保电源的稳定性，可使用适当的去耦电容来减少电源噪声。
• 布局布线：遵循 LVDS 信号的布线规则，尽量减少信号干扰和反射。
• ESD 保护：虽然芯片本身具有一定的 ESD 保护能力，但在设计中仍可考虑添加额外的 ESD 保护措施。
• 时钟设计：选择合适的时钟源，并确保时钟信号的稳定性和准确性。

SN65LVDS95-Q1 LVDS SERDES 发射器是一款功能强大、性能出色的高速数据传输器件。它在汽车应用和其他高速数据传输场景中具有广泛的应用前景。希望通过本文的介绍，你对该产品有了更深入的了解。在实际设计中，你是否会考虑使用这款发射器呢？欢迎在评论区分享你的想法。