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在高速数据传输领域,如何高效、稳定地实现数据的串行化与传输是工程师们面临的重要挑战。德州仪器(TI)的DS90CR485 133-MHz、48位通道链路串行器(6.384 Gbps)为解决这一问题提供了出色的方案。今天,我们就来深入了解这款芯片的特性、应用以及设计要点。
文件下载:ds90cr485.pdf
DS90CR485芯片具有高达6.384 Gbps的吞吐量,能够将24路LVCMOS/LVTTL双沿输入(每个时钟周期锁存48位数据)串行化到8路低压差分信号(LVDS)流上。同时,一个锁相传输时钟也会通过第9路LVDS链路与数据流并行传输。这种设计大大减少了电缆和连接器的尺寸与成本,同时双沿输入能够在时钟的上升沿和下降沿都对数据进行选通,有效减少了所需的引脚数量,简化了主机芯片与串行器之间的PCB布线。
DS90CR485与DS90CR486通道链路接收器兼容,并且向后兼容其他通道链路接收器,如DS90CR482和DS90CR484。它主要应用于背板电缆互连等高速点对点应用场景,能够有效解决电磁干扰(EMI)和互连尺寸问题。
在实际应用中,必须严格遵守芯片的绝对最大额定值,否则可能会对芯片造成永久性损坏。DS90CR485的主要绝对最大额定值如下:
静电放电(ESD)是芯片在使用过程中需要特别关注的问题,它可能会对芯片造成不同程度的损坏。DS90CR485的ESD额定值如下:人体模型(HBM)下,电源和接地引脚的ESD额定值为 + 1500 V,I/O和控制引脚为 + 2000 V,EIAJ(02, 200 pF)为 + 200 V。在芯片的使用和处理过程中,一定要采取适当的防静电措施,以避免ESD对芯片造成损害。
为了确保芯片的正常工作和性能稳定,需要在推荐的工作条件下使用。DS90CR485的推荐工作条件如下:
文档中还详细给出了芯片的电气特性、推荐输入要求、开关特性等参数,这些参数对于芯片的设计和应用至关重要。例如,在LVCMOS/LVTTL输入方面,高电平输入电压VIH为2 VCC3 V,低电平输入电压VIL为GND - 0.8 V等;在LVDS输出方面,差分输出电压VOD为250 - 450 mV等。这些参数的准确把握有助于工程师进行合理的电路设计和性能优化。
DS90CR485采用100引脚TQFP封装,引脚功能丰富多样,不同的引脚承担着不同的作用。例如,BAL引脚用于控制直流平衡功能,CLK1P和CLK1M为LVDS差分时钟输出引脚,CLKIN为时钟输入引脚等。在实际设计中,需要根据芯片的功能需求和应用场景合理连接各个引脚。同时,要注意一些引脚的特殊要求,如未使用的输入数据引脚需要外接1 kΩ的下拉电阻,TSEN引脚为开集电极输出,需要外接1 kΩ的上拉电阻等。这些细节对于芯片的正常工作至关重要,大家在设计时要特别留意。
预加重功能通过在LVDS逻辑转换期间增加额外的电流,有效减少了电缆负载效应。预加重强度可以通过在“PRE”引脚施加0.75 V至Vcc的直流电压来设置,输入电压越高,数据转换期间的动态电流幅度就越大。通过选择合适的上拉电阻Rpre,可以设置不同的预加重水平,如10 kΩ或不连接时为标准LVDS,3.5 kΩ时为12.5%预加重等。在实际应用中,我们可以根据互连性能和时钟速率来选择合适的预加重水平,以提高数据传输的质量。大家可以思考一下,在不同的时钟速率下,如何选择最优的预加重参数呢?
该芯片的发射器设计能够有效抑制输入时钟的周期到周期抖动,将极低的抖动传递到输出端。通过测量,在施加输入阶跃函数抖动的情况下,周期到周期抖动小于100 ps。这大大降低了输入时钟源抖动的影响,提高了数据采样的准确性。为了进一步减少输出抖动,我们需要尽量减少电源噪声,并使用低抖动的时钟源。在实际的设计中,大家可以分享一下自己在降低电源噪声和选择时钟源方面有哪些经验和技巧呢?
当发射器和接收器的BAL引脚都拉高时,芯片进入直流平衡模式。在这种模式下,每个LVDS数据信号线上除了传输数据信息外,还会在每个周期额外传输一个直流平衡位(BAL),其目的是最小化信号线上的短期和长期直流偏置。直流平衡位的值是根据当前字的运行字差异和数据差异计算得出的,通过选择性地发送未修改或反转的数据来实现。在不同的运行字差异和当前字差异组合下,数据的发送方式也不同,具体可以参考文档中的表格。在实际应用中,直流平衡模式对于长电缆传输和减少码间干扰非常有帮助,大家在设计长距离传输系统时不妨考虑使用该模式。
芯片还具有TSEN引脚用于检测远程终端电阻的存在,BIST功能用于信号质量测试,支持电源关闭功能以降低功耗,以及去斜功能来补偿数据信号之间的固定互连偏差等特性。这些特性为芯片的应用提供了更多的灵活性和可靠性。例如,TSEN引脚可以让我们及时了解电缆的连接状态,BIST功能可以方便我们进行信号质量的检测和调试。大家在实际应用中,有没有充分利用这些特性来优化自己的设计呢?
在背板应用中,若差分线阻抗为100 Ω,可通过走线布局控制差分线的线对间偏差。对于短PCB距离走线的背板应用,通常不需要发射器的预加重功能,“PRE”引脚应保持开路。但为了应对可能的重电容负载效应,可以预留一个上拉电阻到Vcc的电阻焊盘。
在需要长电缆驱动能力的应用中,DS90CR485通过使用直流平衡数据传输和预加重功能,提供了更高的带宽支持和更长的电缆驱动能力。用户可以通过选择合适的预加重水平,在数据转换期间提供额外的输出电流,以抵消电缆负载效应。同时,可选的周期到周期直流平衡功能可以减少长电缆应用中的码间干扰,在电缆的接收端提供低失真的眼图。
DS90CR485常用于将24位LVCMOS/LVTTL双沿数据输入转换为8通道LVDS数据流。在设计过程中,需要遵循一些LVDS互连准则,如使用100 Ω的耦合差分对,遵循S/2S/3S规则进行间距设置,尽量减少过孔数量,在高于500 Mbps的线速度下使用差分连接器,保持走线平衡,最小化线对内和线对间的偏差,并尽可能靠近接收器输入进行终端匹配等。这些准则对于确保数据传输的稳定性和可靠性非常重要,大家在实际设计中一定要严格遵守。
在电源引脚处必须使用旁路电容,不同的引脚为电路的不同部分供电,因此除了引脚功能表中特别说明的情况外,所有电源引脚附近都应放置电容。建议在每个电源引脚附近使用高频陶瓷(推荐表面贴装)0.1 μF的电容,如果空间允许,可以并联一个0.01 μF的电容,且较小值的电容应更靠近器件引脚。在PLLVCC和LVDSVCC引脚附近建议使用4.7 - 10 μF的大容量电容,并使用宽走线连接电容和引脚。
在设计LVDS器件的电路板布局和叠层时,应确保为器件提供低噪声的电源馈电。良好的布局实践应将高频或高电平的输入输出分开,以减少不必要的杂散噪声拾取、反馈和干扰。可以使用薄电介质(2 - 4 mil)的电源/接地夹层来提高电源系统性能,这种布局可以为PCB电源系统提供平面电容,降低电感寄生效应,在高频下尤为有效。同时,应使用至少四层板,其中包含电源和接地层,将LVCMOS信号与LVDS线分开,以防止LVCMOS线耦合到LVDS线。对于LVDS互连,通常建议使用100 Ω的紧密耦合差分线,这样可以确保耦合噪声以共模形式出现,从而被接收器抑制,同时也可以减少辐射。
DS90CR485是一款功能强大、性能卓越的高速串行化芯片,在高速数据传输领域具有广泛的应用前景。通过深入了解其特性、技术规格、引脚配置和应用设计要点,我们可以更好地利用这款芯片,设计出高效、稳定的高速数据传输系统。在实际应用中,大家还需要根据具体的需求和场景进行合理的选择和优化,不断探索和创新,以实现更好的设计效果。希望本文能对大家在DS90CR485的应用和设计方面有所帮助,大家在使用过程中如果遇到任何问题或者有新的发现,欢迎一起交流和分享。
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