SCAN926260：六通道1:10总线LVDS解串器的深度剖析

在电子设计领域，数据传输的高效性和稳定性至关重要。今天，我们要深入探讨一款功能强大的解串器——SCAN926260，它在数据处理和传输方面有着出色的表现。

文件下载：scan926260.pdf

1. 产品概述

SCAN926260是德州仪器（TI）推出的一款集成了六个10位解串器的单芯片解决方案。它能够同时对多达六个由TI的10位总线LVDS串行器序列化的数据流进行解串操作。该芯片不仅符合IEEE 1149.1标准（JTAG），还具备全速内置自测试（BIST）功能，为工程师们提供了强大的测试和验证手段。

2. 产品特性亮点

2.1 解串能力

可以对一到六个带有嵌入式时钟的总线LVDS输入串行数据流进行解串，为多通道数据传输提供了支持。

2.2 测试模式

符合IEEE 1149.1标准，具备全速BIST测试模式，方便进行边界扫描测试和内置自测试，确保芯片的正常运行。

2.3 时钟速率

并行时钟速率范围为16 - 66MHz，能够满足不同应用场景的时钟需求。

2.4 电源管理

采用单一的+3.3V电源供电，并且每个通道都有独立的电源控制引脚（PWRDWNn），还有一个主电源控制引脚（MS_PWRDWN），可以实现对整个芯片的电源管理，有效降低功耗。

2.5 封装与温度范围

采用196引脚的NFBGA封装，具有良好的散热性能。工作温度范围为 -40°C 至 +85°C，适用于工业环境。

3. 工作模式详解

3.1 初始化

在接收和解串数据之前，SCAN926260和解串器必须初始化链路。首先，芯片上电后，输出保持高电平，片上上电复位（POR）电路禁用内部电路。当$V{cc}$达到$V{cc} OK$（2.1V）时，每个解串器的PLL开始锁定本地时钟（REFCLK）。然后，解串器的PLL必须与串行器同步，识别同步模式或伪随机数据中的上升时钟沿，经过80个时钟周期后，与串行器的数据流同步，此时LOCKn引脚变低，输出出现有效数据。

3.2 数据传输

初始化完成后，串行器将数据传输到解串器。串行数据流包含由串行器附加的起始位和停止位，用于帧定十个数据位。起始位始终为高，停止位始终为低，它们还作为嵌入在串行流中的时钟位。串行器以12倍的TCLK频率传输数据和时钟位，而有效数据的传输速率是10倍的TCLK频率。当解串器通道与串行器输入同步时，其LOCKn引脚变低，并在输出端同步提供有效数据。

3.3 重新同步

如果六个解串器通道中的任何一个失去锁定，它将自动尝试重新同步。例如，如果连续两次未检测到嵌入式时钟沿，PLL将失去锁定，LOCKn引脚变高。用户可以选择让解串器自动重新同步到数据流，或者通过将串行器的SYNC1或SYNC2引脚置高来强制同步。

3.4 掉电模式

掉电模式是一种低功耗睡眠模式，解串器在等待初始化或无数据传输时通常处于此模式。在掉电模式下，PLL停止工作，RCLK和ROUTn[0:9]为高电平，每个通道的电源电流大约降低80mA。每个通道都有一个独立的掉电引脚（PWRDWNn），主电源控制引脚（MS_PWRDWN）可以覆盖所有独立掉电引脚，将整个芯片置于睡眠模式。

3.5 三态模式

当系统将REN引脚置低时，解串器进入三态模式，接收器输出引脚（ROUTn[0:9]）和RCLK[0:5]变为高阻态。当REN引脚置高时，解串器将恢复到之前的状态，只要其他控制引脚保持不变。LOCKn引脚不受REN引脚的影响，继续指示锁定状态。

4. 测试模式

4.1 IEEE 1149.1测试模式

SCAN926260支持符合IEEE 1149.1标准的边界扫描测试（JTAG），所有数字TTL I/O都可以通过该标准进行访问。进入此测试模式将覆盖所有输入控制情况，包括掉电和REN。除了TMS、TCK、TDI和TDO四个必需的测试访问端口（TAP）信号外，还提供了TRST用于测试复位。此外，芯片还有两个指令用于测试LVDS互连，分别是EXTEST和RUNBIST。

4.2 BIST单独测试模式

SCAN926260还支持BIST单独测试模式，可以在不启用JTAG TAP控制器的情况下运行。该模式可以对所有通道或单个通道进行连续的误码率测试，而不会影响其他通道的实时流量。通过BIST_SEL0、BIST_SEL1、BIST_SEL2、BIST_ACT和BISTMODE_REQ五个引脚可以访问BIST单独测试模式。

5. 应用信息

5.1 电源考虑

解串器采用全CMOS设计，本质上是一种低功耗设备。在为解串器上电时，REFCLK输入可以在解串器上电之前运行，但必须在运行状态下解串器才能锁定输入数据。解串器的输出（ROUTn[0:9]）、恢复时钟（RCLKn）和LOCKn在解串器检测到输入数据传输并锁定输入数据流之前保持高电平。

5.2 数据传输

解串器上电后，必须与发送器进行相位锁定才能传输数据。相位锁定可以通过解串器锁定输入数据或串行器发送同步模式来实现。当解串器的LOCKn输出为低电平时，相应通道的解串器输出（ROUTn[0:9]）上的数据是有效的，但在传输过程中如果发生锁定丢失，可能会导致数据无效。

5.3 噪声容限

解串器的噪声容限是指解串器能够容忍的输入抖动（相位噪声）量，仍然能够可靠地接收数据。各种环境和系统因素，如串行器的TCLK抖动、$V{DD}$噪声、介质的ISI和大$V{CM}$偏移以及解串器的$V_{DD}$噪声等，都会影响噪声容限。

5.4 从锁定丢失中恢复

如果解串器在数据传输过程中失去锁定，最多可能会有一个之前接收的数据周期无效。这是由于锁定检测电路的延迟，锁定检测电路需要连续两次接收到无效时钟信息才能指示锁定丢失。解串器可以通过让串行器重新发送同步模式或锁定伪随机数据来重新锁定输入数据流。

5.5 热插拔

所有总线LVDS解串器都支持热插拔，但需要遵循一定的规则。插入时，确保接地引脚先接触，然后是VCC引脚，最后是I/O引脚。移除时，应先拔掉I/O引脚，然后是VCC引脚，最后是接地引脚。

5.6 故障安全偏置

SCAN926260具有内部故障安全偏置和改进的输入阈值灵敏度，但在接收器输入未被主动驱动的情况下，可能会拾取噪声作为信号并导致意外锁定。可以通过在接收器电路板上添加外部电阻来增强故障安全偏置的水平。

6. 电路设计建议

6.1 电源旁路

电路板布局和堆叠应设计为为设备提供无噪声电源。使用薄电介质（4至10密耳）的电源/接地夹层可以提高电源系统的性能，减少外部旁路电容器的价值和放置的关键程度。外部旁路电容器应包括RF陶瓷和钽电解类型，RF电容器的取值范围为0.01uF至0.1uF，钽电容器的取值范围为2.2uF至10uF。

6.2 LVDS互连

建议使用四层板，其中包含电源和接地层。将CMOS（TTL）信号与LVDS线路分开，以防止耦合。对于LVDS互连，通常推荐使用100欧姆的紧密耦合差分线，有助于确保耦合噪声以共模形式出现，并被接收器拒绝。LVDS互连需要进行端接，对于点对点应用，端接电阻应位于负载端，标称值为100欧姆。

7. 引脚说明

SCAN926260的引脚涵盖了电源、输入、输出和控制等多个方面。不同的引脚具有不同的功能，例如电源引脚（DVDD、PVDD、AVDD）为不同的电路部分提供电源，输入引脚（RINn±、REFCLK等）接收数据和时钟信号，输出引脚（ROUTn[0:9]、RCLK[0:5]等）输出解串后的数据和恢复的时钟，控制引脚（PWRDWNn、MS_PWRDWN、REN等）用于控制芯片的工作状态。

8. 总结

SCAN926260是一款功能强大、性能优越的六通道1:10总线LVDS解串器，具有多种工作模式、测试模式和电源管理功能，适用于各种工业和通信应用。在设计过程中，工程师需要充分考虑其工作模式、电源管理、噪声容限和电路布局等方面的因素，以确保芯片的正常运行和系统的稳定性。你在使用SCAN926260的过程中遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。