深入剖析SCAN921023和SCAN921224：20 - 66 MHz 10位总线LVDS串行器与解串器

深入剖析SCAN921023和SCAN921224：20 - 66 MHz 10位总线LVDS串行器与解串器

在高速数据传输的电子设计领域，串行器和解串器（SerDes）起着至关重要的作用。今天我们要深入探讨的是德州仪器（Texas Instruments）的SCAN921023和SCAN921224这两款20 - 66 MHz 10位总线LVDS串行器与解串器，它们在诸多方面展现出了卓越的性能和特性。

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产品概述

SCAN921023和SCAN921224是一对专为在20至66 MHz时钟速度下通过差分背板传输数据而设计的10位串行器和解串器芯片组，同时也能驱动非屏蔽双绞线（UTP）电缆进行数据传输。它们符合IEEE 1149.1标准测试访问端口和边界扫描架构，具备多种实用的特性。

主要特性亮点

1. 测试标准合规与高速内建自测试：符合IEEE 1149.1（JTAG）标准，支持高速内建自测试（At - Speed BIST）模式，方便设计师和测试工程师对背板或电缆互连进行测试，验证差分信号完整性，提升系统测试策略。
2. 时钟恢复能力：能够从PLL锁定到随机数据模式中恢复时钟，保证数据传输的稳定性。
3. 低功耗设计：芯片组在66 MHz时钟频率下，典型功耗小于500 mW，采用全CMOS设计，结合Bus LVDS输出的恒流源特性，有效降低了功耗。
4. 单差分对设计：使用单差分对数据路径，消除了多通道偏斜问题，简化了PCB设计，减少了电缆、PCB走线数量和连接器尺寸，降低了成本。
5. 高数据速率：串行总线LVDS数据速率可达660 Mbps（在66 MHz时钟下），满足高速数据传输需求。
6. 同步模式与锁定指示：具备同步模式和锁定指示功能，可通过可编程的时钟边沿触发，确保数据传输的同步性。
7. 高阻抗特性：当电源关闭时，接收器输入呈高阻抗状态，增强了系统的稳定性。

工作状态与模式详解

1. 初始化状态
   • 数据传输前，必须对串行器和解串器进行初始化。首先，给串行器和解串器施加 $V{CC}$ ，输出进入高阻态（TRI - STATE），片上上电电路禁用内部电路。当 $V{CC}$ 达到 $V_{CC} OK$ （2.5V）时，每个设备中的PLL开始锁定本地时钟。
   • 串行器的本地时钟是由源ASIC或其他设备提供的发送时钟（TCLK），解串器则需要在REFCLK引脚施加本地时钟。
   • 串行器在PLL锁定TCLK期间输出保持高阻态，锁定后根据SYNC1和SYNC2输入电平发送数据或同步模式。同步模式由六个1和六个0以输入时钟速率切换组成。
   • 解串器的PLL必须与串行器同步才能完成初始化。发送同步模式可使解串器在指定时间内锁定串行器信号。解串器检测到Bus LVDS输入的边沿跳变时，会尝试锁定嵌入式时钟信息，锁定后LOCK输出变低，此时输出代表输入的Bus LVDS数据。
2. 数据传输状态
   • 初始化完成后，串行器从DIN0 - DIN9输入接收数据，使用TCLK输入锁存数据。TCLK_R/F引脚选择串行器锁存数据的时钟边沿，高电平选择上升沿，低电平选择下降沿。
   • 如果SYNC输入为高电平持续5 * TCLK周期，DIN0 - DIN9的数据将被忽略。
   • 数据在寄存器中会添加起始位（高电平）和停止位（低电平）进行帧格式化，起始位和停止位作为串行流中的嵌入式时钟位。
   • 串行器以12倍TCLK频率从串行数据输出（DO±）发送序列化数据和时钟位（10 + 2位），例如TCLK为66 MHz时，串行速率为792 Mbps，有效负载数据速率为660 Mbps。
   • 解串器与串行器同步后，LOCK引脚为低电平，锁定嵌入式时钟并恢复序列化数据。ROUT数据在LOCK为低电平时有效，ROUT0 - ROUT9引脚以RCLK引脚为数据参考，RCLK边沿极性由RCLK_R/F输入控制。
3. 重新同步状态
   • 当解串器的PLL锁定嵌入式时钟边沿时，LOCK引脚输出低电平。如果解串器失去锁定，LOCK引脚输出高电平，输出（包括RCLK）进入高阻态。
   • 用户系统可监测LOCK引脚来检测同步丢失，检测到后可通过脉冲触发串行器的SYNC1或SYNC2引脚进行重新同步。
4. 随机锁定初始化和重新同步
   • 尽管前面介绍的初始化和重新同步方法是建立串行器和解串器之间链接的最快方式，但SCAN921224可以在不需要串行器发送特殊同步模式的情况下锁定数据流，适用于“开环”应用和热插拔场景。
   • 不过，由于数据流特性的原因，锁定时间会有所不同，且如果数据中存在重复的特定模式（如RMT模式），解串器可能会进入“假锁定”状态。芯片内部电路可检测“假锁定”可能性，防止LOCK输出激活，直到潜在的“假锁定”模式改变。
5. 掉电状态
   • 当不需要进行数据传输时，可使用掉电状态来降低功耗。解串器在PWRDN和REN为低电平时进入掉电状态，串行器在PWRDN为低电平时进入掉电状态。
   • 在掉电状态下，PLL停止工作，输出进入高阻态，降低负载电流和电源电流到毫安级范围。要退出掉电状态，需将PWRDN引脚置高，且在重新进行有效数据交换前，必须重新初始化和解串器与串行器之间的同步。
6. 高阻态（TRI - STATE）
   • 当DEN引脚为低电平时，串行器进入高阻态，使驱动输出引脚（DO+和DO−）处于高阻态。当DEN引脚为高电平时，只要其他控制引脚保持不变，串行器将恢复到先前状态。
   • 当REN引脚为低电平时，解串器进入高阻态，接收器输出引脚（ROUT0 - ROUT9）和RCLK进入高阻态，LOCK输出保持有效，反映PLL的状态。

测试模式

1. EXTEST指令：在LVDS电平下实现，仅作为通过/不通过测试（如检测电缆是否连接）。
2. RUNBIST指令：是一种“系统速度”互连测试，在66 MHz系统时钟速度下约33 ms内完成。RX BIST数据寄存器中有两个位用于通知测试通过/失败和测试完成情况，通过表示误码率（BER）优于 $10^{-7}$ 。需要注意的是，两个设备将RUNBIST指令加载到各自的指令寄存器后，必须在4K系统时钟内进入RTI状态。

电气特性与应用注意事项

1. 电气特性：文档详细给出了串行器和解串器在LVCMOS/LVTTL和Bus LVDS方面的直流规格，包括输入电压、输出电压、输入电流、输出短路电流等参数，以及不同工作频率下的电源电流等信息。此外，还规定了串行器和解串器在时钟信号方面的时序要求和开关特性，如TCLK和REFCLK的周期、占空比、转换时间等。
2. 应用注意事项
   • 电源考虑：芯片采用全CMOS设计，本身功耗较低，Bus LVDS输出的恒流源特性进一步优化了速度与电源电流的关系。
   • 上电操作：解串器可随时按正确顺序上电，REFCLK输入在上电前应保持运行，解串器输出在上电后将保持高阻态，直到检测到输入数据并锁定数据流。
   • 数据传输：串行器和解串器上电后需进行相位锁定才能传输数据，可通过串行器发送同步模式或解串器的“随机锁定”功能实现。解串器LOCK输出为低电平时，输出数据有效，但在数据传输过程中若发生锁定丢失，可能会导致最多3个周期的数据无效。
   • 噪声裕量：解串器的噪声裕量受多种因素影响，包括串行器的TCLK抖动、 $V{CC}$ 噪声，传输介质的码间干扰（ISI）和共模电压（ $V{CM}$ ）变化，以及解串器本身的 $V_{CC}$ 噪声等。
   • 锁定丢失恢复：解串器在数据传输中失去锁定时，重新锁定后至少前三个数据周期可能存在误码，可通过让串行器重新发送同步模式或随机锁定来重新锁定数据流。
   • 热插拔：遵循一定规则，所有BLVDS设备都支持热插拔。插入时，先连接接地引脚，再连接 $V_{CC}$ 引脚，最后连接I/O引脚；移除时，顺序相反。
   • PCB设计：Bus LVDS串行器和解串器应尽可能靠近边缘连接器，在多个解串器应用中，解串器到插槽连接器的距离应尽量小于一英寸，以减少信号反射和干扰，确保信号完整性。
   • 传输介质：可用于点对点配置的背板、PCB走线或双绞线电缆，点对点配置时，仅需在接收器端进行终端匹配，并考虑串行器和解串器地电平偏移的可能性，Bus LVDS在接收器输入端提供±1.2V的共模范围。
   • 故障安全偏置：SCAN921224输入阈值灵敏度提高，但在接收器输入未被主动驱动时，可能会拾取噪声导致意外锁定。可通过在接收器电路板上添加外部电阻来防止噪声拾取，通常使用上拉和下拉电阻为接收器输入提供偏置。
   • 信号质量验证：可使用 $t{DJIT}$ 和 $t{RNM}$ 参数生成眼图模板，验证实际应用或仿真中的信号质量。 $t{DJIT}$ 衡量发射器将数据位放置在理想采样位置的能力， $t{RNM}$ 表示接收器为确保正确采样所需的理想位的余量，可用于确定测试掩码在眼图开口内的偏移量。

总结

SCAN921023和SCAN921224这对串行器和解串器芯片组凭借其丰富的特性和出色的性能，为20 - 66 MHz时钟速度下的高速数据传输提供了可靠的解决方案。在实际应用中，工程师需要根据具体需求和设计要求，充分考虑各个方面的特性和注意事项，以确保系统的稳定性和可靠性。大家在使用过程中是否也遇到过一些独特的问题呢？欢迎在评论区分享你的经验和见解。