SN65LVDS96 LVDS SERDES接收器：特性、应用与设计要点

在电子设计领域，数据传输的高效性和稳定性至关重要。LVDS（Low-Voltage Differential Signaling）技术凭借其低功耗、低电磁干扰（EMI）和高速数据传输能力，在众多应用中得到了广泛应用。今天，我们就来详细探讨一下德州仪器（Texas Instruments）的SN65LVDS96 LVDS SERDES接收器。

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一、SN65LVDS96简介

SN65LVDS96是一款LVDS SERDES接收器，它将三个串行输入7位并行输出移位寄存器、一个7倍时钟合成器和四个低电压差分信号（LVDS）线路接收器集成在一个集成电路中。这种集成设计使得它能够通过四个平衡对导体从兼容的发射器（如SN65LVDS95）接收同步数据，并将其扩展为21位单端LVTTL同步数据，且传输速率较低。

二、特性亮点

2.1 高速数据处理能力

具备3:21的数据通道压缩功能，吞吐量高达1.428Gigabits/s，能够满足高速数据传输的需求。这对于需要处理大量数据的应用场景，如高速通信系统、数据采集系统等，具有重要意义。

2.2 低电磁干扰（EMI）

非常适合点对点子系统通信，且具有极低的EMI。在当今复杂的电磁环境中，低EMI特性可以有效减少对周围电子设备的干扰，提高系统的稳定性和可靠性。

2.3 多通道设计

拥有3个数据通道和时钟低电压差分通道输入，以及21个数据和时钟低电压TTL通道输出。这种多通道设计可以实现更灵活的数据传输和处理，满足不同应用的需求。

2.4 低功耗运行

工作于单3.3V电源，典型功耗为250mW。在禁用状态下，功耗更是低于1mW，这对于对功耗敏感的应用，如便携式设备、电池供电系统等，具有很大的优势。

2.5 高可靠性

总线引脚能够承受4kV的HBM ESD，具有较强的静电防护能力。同时，其工作温度范围为-40°C至85°C，经过工业温度验证，适用于各种恶劣的工作环境。

2.6 宽锁相输入频率范围

锁相输入频率范围为20MHz至68MHz，无需外部组件即可实现PLL功能，输入满足或超过ANSI EIA/TIA - 644标准，为系统设计提供了更大的灵活性。

三、工作原理

当SN65LVDS96接收数据时，高速LVDS数据以LVDS输入时钟（CLKIN）的7倍速率被接收并加载到寄存器中。然后，数据以CLKIN的速率卸载到一个21位宽的LVTTL并行总线上。通过锁相环时钟合成器电路，产生一个7倍时钟用于内部时钟，并为扩展数据提供一个输出时钟。在输出时钟（CLKOUT）的上升沿，SN65LVDS96会输出有效数据。

四、电气特性与参数

4.1 绝对最大额定值

包括电源电压范围（-0.5V至4V）、各引脚的电压范围、静电放电额定值等。在设计过程中，必须确保设备的工作条件不超过这些绝对最大额定值，以避免对设备造成永久性损坏。

4.2 推荐工作条件

如电源电压为3V至3.6V，SHTDN引脚的高电平输入电压（VIH）为2V，低电平输入电压（VIL）为0.8V等。遵循推荐工作条件可以保证设备的正常工作和性能稳定。

4.3 电气特性参数

涵盖了正向和负向差分输入电压阈值、高低电平输出电压、静态电流、输入输出电流等参数。这些参数对于评估设备的性能和进行电路设计具有重要参考价值。

4.4 开关特性参数

包括数据建立时间、数据保持时间、接收器输入偏斜裕量、延迟时间等。这些参数对于确保数据的准确传输和处理至关重要。

五、应用案例

5.1 16位总线扩展

在16位总线应用中，TTL数据和时钟从与背板总线接口的总线收发器到达LVDS SERDES发射器的Tx并行输入。通过片上PLL同步时钟和数据，数据经过多路复用和LVDS转换后传输到接收器。接收器将LVDS数据和时钟恢复并转换回LVTTL，再进行解复用，最终输出到并行输出端口。

5.2 带奇偶校验的16位总线扩展

在上述基础上，增加了奇偶校验位。发送端的收发器/奇偶校验生成器会对数据进行奇偶计算，并将计算结果与数据一起传输到接收器。接收器进行LVDS到LVTTL的转换后，收发器/奇偶校验生成器会再次进行奇偶计算，并与接收到的奇偶位进行比较。如果检测到不匹配，会输出奇偶错误信号。这种设计可以提高数据传输的可靠性，确保数据的准确性。

5.3 低成本虚拟背板收发器

通过在子系统序列化链路的两个方向上实现单个LVDS SERDES芯片组，可以实现虚拟背板收发器（VBT）的概念。根据应用需求，设计师可以选择添加奇偶校验、延迟线等功能，通过合理配置时钟和控制线，实现半双工或全双工操作。同时，可能需要在链路两端实现独立的时钟振荡器，并使用PLL同步LVDS SERDES的并行I/O与背板总线，还可能需要重新同步FIFO。

六、封装与设计要点

6.1 封装信息

SN65LVDS96采用TSSOP（DGG）封装，有多种订购型号可供选择，如SN65LVDS96DGG、SN65LVDS96DGGR等。不同型号在包装数量、包装形式等方面可能存在差异，设计师可以根据实际需求进行选择。

6.2 设计注意事项

• ESD防护：该设备的内置ESD保护有限，在存储或处理过程中，应将引脚短接在一起或将设备放置在导电泡沫中，以防止MOS栅极受到静电损坏。
• 外部组件：SN65LVDS96仅需要四个差分输入的线路终端电阻，且几乎不需要额外的控制。但在设计电路板时，仍需注意电阻的选择和布局，以确保信号的质量。
• 布局与布线：在进行电路板布局和布线时，应尽量减少信号干扰和串扰。对于LVDS信号，应采用差分对布线，并保持合适的间距和长度匹配。同时，要注意电源和地的分配，确保电源的稳定性。

七、总结

SN65LVDS96作为一款高性能的LVDS SERDES接收器，具有高速数据处理、低功耗、低EMI等诸多优点。它在多个应用场景中都有出色的表现，为电子工程师提供了一个可靠的数据传输解决方案。在实际设计过程中，我们需要充分了解其特性和参数，遵循推荐的工作条件和设计要点，以确保系统的稳定性和可靠性。你在使用LVDS SERDES接收器时遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。