探索DS90CR285/DS90CR286：高效数据传输的理想之选

在电子设计领域，数据传输的高效性和稳定性一直是工程师们关注的重点。今天，我们将深入探讨德州仪器（TI）的DS90CR285/DS90CR286芯片组，这对组合在数据传输方面表现卓越，为众多应用场景提供了可靠的解决方案。

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芯片特性亮点

低功耗与高性能并存

DS90CR285/DS90CR286采用单+3.3V电源供电，芯片组（发射端+接收端）典型功耗低于250mW，在掉电模式下总功耗甚至低于0.5mW。如此低的功耗，对于需要长时间运行的设备来说，无疑是一大优势。同时，它还能提供高达231MBytes/sec的带宽和1.848Gbps的数据吞吐量，满足了高速数据传输的需求。

优化设计带来多重优势

• 缩小电缆尺寸：采用窄总线设计，有效减少了电缆的使用量，降低了系统成本，同时减小了连接器的物理尺寸和成本。
• 低电磁干扰：290mV摆幅的LVDS器件，降低了电磁干扰（EMI），提高了系统的稳定性。
• 宽共模范围：+1V的共模范围（以+1.2V为中心），增强了芯片对信号干扰的抵抗能力。
• 无需外部组件：PLL（锁相环）无需外部组件，简化了设计过程，降低了设计难度。
• 小巧封装：两款芯片均采用低轮廓56引脚TSSOP封装，节省了电路板空间。
• 上升沿数据选通：支持上升沿数据选通，与TIA/EIA - 644 LVDS标准兼容，提高了数据传输的准确性。
• 高静电防护：ESD评级大于7kV，增强了芯片的可靠性和稳定性。
• 宽工作温度范围：工作温度范围为 - 40°C至 + 85°C，适用于各种恶劣环境。

工作原理剖析

发射端DS90CR285

DS90CR285发射端将28位的LVCMOS/LVTTL数据转换为四个LVDS（低压差分信号）数据流。同时，一个锁相的发射时钟通过第五个LVDS链路与数据流并行传输。在每个发射时钟周期，28位输入数据被采样并传输。

接收端DS90CR286

DS90CR286接收端则将LVDS数据流转换回28位的LVCMOS/LVTTL数据。以66MHz的发射时钟频率为例，每个LVDS数据通道以462Mbps的速率传输28位TTL数据，数据吞吐量可达1.848Gbit/s（231Mbytes/s）。

数据复用减少电缆需求

数据线路的复用大大减少了电缆的使用。传统的长距离并行单端总线通常需要为每个有效信号配备一根地线，且抗噪声能力有限。而使用DS90CR285/DS90CR286芯片组，仅需11根导体（4对数据线、1对时钟线和至少1根地线），相比之下，电缆宽度减少了80%。

电气特性解读

直流特性

文档详细列出了LVCMOS/LVTTL、LVDS驱动器和LVDS接收器的直流特性参数，包括输入输出电压、电流等。这些参数为工程师在设计电路时提供了重要的参考依据，确保芯片在不同工作条件下都能稳定运行。

开关特性

发射端和接收端的开关特性参数也被明确给出，如LVDS信号的高低电平转换时间、时钟输入输出的延迟时间等。了解这些参数有助于工程师优化电路设计，提高数据传输的准确性和稳定性。

应用设计要点

电缆选择

在选择电缆时，需要考虑其对差分LVDS对的支持能力。28位的DS90CR285/DS90CR286芯片组需要五对信号线，理想的电缆/连接器接口应具有恒定的100Ω差分阻抗。同时，为了保证在接收器处有足够的数据采样窗口，建议电缆偏斜在66MHz时钟速率下保持在150ps以下。常见的电缆类型包括扁平带状电缆、柔性电缆、双绞线和双同轴电缆，不同类型的电缆适用于不同的应用场景。

电路板布局

为了充分发挥LVDS技术在降低噪声和EMI方面的优势，在电路板布局时需要注意以下几点：

• 差分对的线路应相邻布置，以消除其他信号的干扰，并充分利用差分信号的噪声抵消特性。
• 尽量保持差分对信号走线长度相等，减少阻抗不连续性。
• 限制阻抗不连续性，减少过孔数量，避免走线出现90度角。
• 确保差分走线阻抗与所选物理介质的差分阻抗匹配，并与接收器输入处的终端电阻值一致。
• 将CHANNEL LINK TxOUT/RxIN引脚尽量靠近电路板边缘，减少PCB走线长度。

未使用引脚处理

发射端TxIN的所有未使用输入必须接地，接收端RxOUT的所有未使用输出则应悬空。

终端电阻

由于采用电流模式驱动器，需要在接收器输入处跨接一个终端电阻。通常，CHANNEL LINK芯片组在接收器输入的每个差分对上需要一个100Ω的电阻，实际电阻值应根据电缆的差分模式特性阻抗进行选择。

去耦电容

为了减少开关噪声对性能的影响，建议在每个VCC和接地平面之间并联三个去耦电容（多层陶瓷表面贴装形式），电容值分别为0.1μF、0.01μF和0.001μF。

时钟抖动控制

芯片组采用PLL来生成和恢复通过LVDS接口传输的时钟。为了确保时钟输入为干净的低噪声信号，需要对每个VCC进行单独的旁路接地，以减少传递到PLL的噪声，从而产生低抖动的LVDS时钟。

共模与差模噪声裕量

LVDS的典型信号摆幅为300mV，以+1.2V为中心。CHANNEL LINK接收器支持100mV的阈值，提供约200mV的差分噪声裕量。同时，LVDS支持从地到+2.4V的输入电压范围，允许由于地电位差异和共模噪声导致的中心点±1.0V的偏移。

电源排序与掉电模式

发射端的输出在电源达到2V之前保持三态，当VCC达到3V且掉电引脚高于1.5V后10ms，时钟和数据输出开始切换。通过断言掉电引脚（低电平有效），可以随时将芯片置于掉电模式，每个器件的总功耗将降至5μW（典型值）。此外，芯片组还具备自我保护功能，能够应对发射端或接收端意外掉电的情况。

总结

DS90CR285/DS90CR286芯片组以其低功耗、高性能、优化设计等诸多优势，成为了数据传输应用中的理想选择。在实际设计过程中，工程师需要根据具体的应用场景，合理选择电缆、优化电路板布局、处理未使用引脚、设置终端电阻和去耦电容等，以确保芯片组能够发挥出最佳性能。希望本文能为电子工程师们在使用DS90CR285/DS90CR286芯片组时提供一些有价值的参考。大家在使用过程中遇到过哪些问题呢？又是如何解决的呢？欢迎在评论区分享交流。