UCC21320-Q1：汽车级隔离双通道栅极驱动器的技术剖析与设计指南

在电力电子领域，栅极驱动器扮演着至关重要的角色。特别是在汽车、工业等对可靠性和性能要求极高的应用场景中，一款优秀的栅极驱动器能显著提升系统的效率和稳定性。今天，我们就来深入探讨德州仪器（TI）的 UCC21320-Q1 4A、6A、3.75kVRMS 隔离双通道栅极驱动器，看看它有哪些独特之处，以及在实际设计中需要注意的要点。

文件下载：ucc21320-q1.pdf

1. UCC21320-Q1 特征速览

1.1 驱动能力

UCC21320-Q1 拥有卓越的驱动能力，具备 4A 峰值源电流和 6A 峰值灌电流输出，能够轻松驱动功率 MOSFET、IGBT 和 SiC MOSFET 等功率器件，最高可支持 5MHz 的开关频率。这使得它在高速开关应用中表现出色，能有效降低开关损耗，提高系统效率。

1.2 输入输出特性

• 输入电压范围广：输入 VCCI 范围为 3V 至 18V，可与数字和模拟控制器轻松接口，为不同类型的控制系统提供了极大的灵活性。
• 输出驱动电源高：输出 VDD 驱动电源最高可达 25V，能满足多种功率器件的驱动需求。

1.3 开关参数优异

• 传播延迟短：典型传播延迟仅为 33ns，确保信号能够快速准确地传输，减少系统响应时间。
• 最小脉冲宽度小：最小脉冲宽度为 20ns，可处理更窄的脉冲信号，适应高频开关应用。
• 脉冲宽度失真小：最大脉冲宽度失真仅为 6ns，保证了信号的稳定性和准确性。

1.4 高共模瞬态抗扰度

该驱动器的共模瞬态抗扰度（CMTI）大于 125V/ns，能够有效抵抗共模干扰，确保在复杂电磁环境下的可靠运行，这对于汽车和工业应用尤为重要。

1.5 灵活的配置选项

支持多种配置方式，可作为双低压侧、双高压侧或半桥驱动器使用，并且具有可编程的重叠和死区时间功能，能根据不同的应用需求进行灵活调整，避免上下桥臂同时导通，防止直通故障。

1.6 宽工作温度范围

结温范围为 -40°C 至 +150°C，适应各种恶劣的工作环境，特别适合汽车等对温度要求较高的应用场景。

1.7 隔离特性

输入侧与两个输出驱动器之间通过 3.75kVRMS 的基本隔离屏障进行隔离，最小共模瞬态抗扰度为 125V/ns，同时两个次级侧驱动器之间具有内部功能隔离，允许最高 1500VDC 的工作电压，有效保障了系统的安全性和可靠性。

1.8 其他特性

TTL 和 CMOS 兼容输入，方便与各种逻辑电路连接；具有快速禁用功能，可用于电源排序；通过了汽车应用资格认证（AEC-Q100），符合汽车行业的严格标准。

2. UCC21320-Q1 应用领域

UCC21320-Q1 的卓越性能使其在多个领域得到广泛应用：

• 混合动力和纯电动汽车电池充电器：在电动汽车的充电系统中，需要高效可靠的栅极驱动器来驱动功率器件，实现快速、安全的充电过程。UCC21320-Q1 的高驱动能力、快速开关特性和良好的隔离性能，能够满足电池充电器的严格要求。
• DC-DC 和 AC-DC 电源中的隔离转换器：在电源转换应用中，隔离是确保系统安全的关键。UCC21320-Q1 的隔离屏障能够有效隔离输入和输出，提高电源的稳定性和可靠性。
• 电机驱动和直流 - 交流太阳能逆变器：电机驱动和太阳能逆变器需要精确控制功率器件的开关，以实现高效的能量转换。UCC21320-Q1 的快速传播延迟和低脉冲宽度失真特性，能够确保电机和逆变器的精确控制。
• 不间断电源（UPS）：在 UPS 系统中，需要快速响应的栅极驱动器来保证在市电中断时能够迅速切换到备用电源。UCC21320-Q1 的快速禁用功能和高开关速度，使其成为 UPS 应用的理想选择。

3. 功能详解

3.1 欠压锁定（UVLO）功能

UCC21320-Q1 在输入和输出电源端均具备内部欠压锁定（UVLO）保护功能。当 VDD 偏置电压低于启动时的 VVDD_ON 或启动后的 VVDD_OFF 时，VDD UVLO 功能会使受影响的输出保持低电平，无论输入引脚（INA 和 INB）的状态如何。同样，输入侧的 VCCI 也有 UVLO 保护，只有当 VCCI 超过 VCCI_ON 时设备才会激活，低于 VCCI_OFF 时停止输出信号。这种保护机制能够防止设备在低电压下工作，避免因电压不稳定而导致的故障，提高了系统的可靠性。

3.2 输入输出逻辑

输入引脚（INA、INB 和 DIS）基于 TTL 和 CMOS 兼容的输入阈值逻辑，并且与 VDD 电源电压完全隔离。这意味着输入信号的幅度可以根据需要进行选择，只要不超过推荐的限制范围，为系统设计提供了更大的灵活性。输入引脚的典型高阈值为 1.8V，低阈值为 1V，且受温度影响较小，同时具有 0.8V 的宽滞后，能够有效抵抗噪声干扰，确保稳定运行。如果输入引脚未使用，建议将其接地，以避免引入不必要的干扰。

输出阶段采用了独特的上拉和下拉结构。上拉结构由一个 P 沟道 MOSFET 和一个额外的上拉 N 沟道 MOSFET 并联组成，在功率开关导通的米勒平台区域，能够提供更高的峰值源电流，实现快速导通。下拉结构则由一个 N 沟道 MOSFET 组成，两个输出均能够提供 4A 峰值源电流和 6A 峰值灌电流脉冲，输出电压在 VDD 和 VSS 之间摆动，实现轨到轨操作。

3.3 禁用引脚（DISABLE）

设置 DISABLE 引脚为高电平可以同时关闭两个输出，将其接地或悬空则允许设备正常工作。DISABLE 响应时间在 20ns 左右，响应速度快，与传播延迟相当。需要注意的是，该引脚仅在 VCCI 高于 UVLO 阈值时有效。如果不使用 DISABLE 引脚，建议将其接地以提高抗噪性能，并且在连接到微控制器时，建议在 DIS 引脚附近使用一个约 1nF 的低 ESR/ESL 电容器进行旁路。

3.4 可编程死区时间（DT）引脚

UCC21320-Q1 允许用户通过以下两种方式调整死区时间：

• DT 引脚连接到 VCC：此时输出完全匹配输入，不设置死区时间，允许输出重叠。
• DT 引脚连接到编程电阻：通过在 DT 引脚和 GND 之间连接一个电阻 (R{DT})，可以编程设置死区时间 (t{DT})，计算公式为 (t{DT} approx 10 × R{DT})（(R{DT}) 单位为 kΩ，(t{DT}) 单位为 ns）。当 (R_{DT}>5 kΩ) 时，建议在芯片附近并联一个 ≤1nF 的陶瓷电容器，以提高抗噪性能和两个通道之间的死区时间匹配度。

死区时间的设置对于防止功率转换器中的上下桥臂直通至关重要。输入信号的下降沿会触发另一个信号的可编程死区时间，输出信号的死区时间始终取驱动器编程死区时间和输入信号自身死区时间中的较长者。如果两个输入同时为高电平，两个输出将立即置为低电平。

4. 设计应用与注意事项

4.1 典型应用电路设计

以 UCC21320-Q1 驱动 1200V SiC MOSFETs 的高低侧配置为例，以下是详细的设计步骤：

4.1.1 INA/INB 输入滤波器设计

为了滤除因非理想布局或长 PCB 走线引入的振铃，可使用一个小的输入 (R{IN}-C{IN}) 滤波器。建议 (R{IN}) 的取值范围为 0Ω 至 100Ω，(C{IN}) 的取值范围为 10pF 至 100pF。在选择这些组件时，需要注意在良好的抗噪性能和传播延迟之间进行权衡。

4.1.2 外部自举二极管和串联电阻选择

自举电容器在每个周期的低侧晶体管导通时通过外部自举二极管由 VDD 充电。充电过程涉及高峰值电流，因此自举二极管的瞬态功耗可能较大。为了降低损耗，建议选择高压、快速恢复二极管或具有低正向压降和低结电容的 SiC 肖特基二极管。同时，使用自举电阻 (R{BOOT}) 可以减少 (D{BOOT}) 中的浪涌电流，并限制每个开关周期内 VDDA - VSSA 电压的上升斜率。

4.1.3 栅极驱动器输出电阻选择

外部栅极驱动器电阻 (R{ON} / R{OFF}) 具有多种作用，包括限制寄生电感/电容引起的振铃、限制高电压/电流开关的 dv/dt 和 di/dt 以及体二极管反向恢复引起的振铃、微调栅极驱动强度以优化开关损耗、减少电磁干扰（EMI）等。可以根据公式计算峰值源电流和峰值灌电流，但需要注意的是，实际的峰值电流还会受到 PCB 布局和负载电容的影响。为了减少过度的栅极振铃，建议在 FET 栅极附近使用铁氧体磁珠，并在出现过冲/下冲时添加外部钳位二极管。

4.1.4 栅源电阻选择

建议使用一个栅源电阻 (R{GS})，在栅极驱动器输出未供电或处于不确定状态时，将栅极电压拉低至源极电压。该电阻还可以降低由于米勒电流引起的 dv/dt 导通风险，其阻值通常在 5.1kΩ 至 20kΩ 之间，具体取决于功率器件的 Vth 和 (C{GD}) 与 (C_{GS}) 的比值。

4.1.5 栅极驱动器功率损耗估算

栅极驱动器子系统的总损耗 (P{G}) 包括 UCC21320-Q1 的功率损耗 (P{GD}) 和外围电路的功率损耗。(P{GD}) 可以通过计算静态功率损耗 (P{GDQ}) 和开关操作损耗 (P_{GDO}) 来估算。其中，静态功率损耗包括驱动器的静态功耗和在一定开关频率下的自功耗；开关操作损耗则与负载电容有关，驱动器在每个开关周期内对负载进行充电和放电。

4.1.6 结温估算

UCC21320-Q1 的结温 (T{J}) 可以通过公式 (T{J}=T{C}+Psi{JT} × P{GD}) 进行估算，其中 (T{C}) 是通过热电偶或其他仪器测量的 UCC21320-Q1 的外壳顶部温度，(Psi{JT}) 是从热信息表中获取的结到顶部表征参数。使用 (Psi{JT}) 而不是结到外壳热阻 (R_{Theta J C}) 可以大大提高结温估算的准确性。

4.1.7 VCCI、VDDA/B 电容选择

VCCI、VDDA 和 VDDB 的旁路电容器对于实现可靠性能至关重要。建议选择具有足够电压额定值、温度系数和电容公差的低 ESR 和低 ESL 表面贴装多层陶瓷电容器（MLCC）。需要注意的是，MLCC 上的直流偏置会影响实际电容值。对于 VCCI 电容，建议使用一个 50V、容量超过 100nF 的 MLCC；对于 VDDA（自举）电容，需要根据总电荷需求和电压纹波来计算最小电容值，并考虑安全余量；对于 VDDB 电容，由于通道 B 与通道 A 的电流需求相同，因此需要选择合适的电容来满足供电要求。

4.1.8 死区时间设置

对于采用半桥的功率转换器拓扑，上下晶体管之间的死区时间设置对于防止动态开关期间的直通至关重要。UCC21320-Q1 的死区时间规格定义为一个通道下降沿的 90% 到另一个通道上升沿的 10% 之间的时间间隔。在实际应用中，需要根据系统要求、负载条件、电压/电流条件等因素来选择合适的死区时间。建议在 DT 引脚附近并联一个 ≤1nF 的陶瓷电容器，以提高抗噪性能。

4.1.9 输出级负偏置应用电路

在非理想 PCB 布局和长封装引脚引入寄生电感的情况下，功率晶体管的栅源驱动电压在高 di/dt 和 dv/dt 开关期间可能会出现振铃。为了防止振铃超过阈值电压导致意外导通甚至直通，可以在栅极驱动上施加负偏置。文档中介绍了三种实现负栅极驱动偏置的方法：

• 使用齐纳二极管的隔离电源输出级负偏置：通过在隔离电源输出级使用齐纳二极管设置负偏置，该方法需要两个电源，并且存在 (R_{z}) 的稳态功耗。
• 使用两个电源的负偏置：使用两个电源（或单输入双输出电源）来分别确定正驱动输出电压和负关断电压，该方法提供了更大的电压设置灵活性，但需要更多的电源。
• 单电源配置的负偏置：通过在栅极驱动回路中使用齐纳二极管生成负偏置，该方法仅使用一个电源，成本和设计工作量较低，但负偏置电压会受到占空比的影响，并且高侧 VDDA - VSSA 必须保持足够的电压以确保在推荐的电源范围内工作。

4.2 电源供应建议

UCC21320-Q1 的推荐输入电源电压（VCCI）范围为 3V 至 18V，输出偏置电源电压（VDDA/VDDB）范围取决于具体型号。需要注意的是，VDD 和 VCCI 不能低于各自的 UVLO 阈值，否则会触发保护机制。同时，为了确保稳定的电源供应，建议在 VDD 和 VSS 引脚之间放置一个低 ESR 的陶瓷表面贴装电容器，并且最好使用一个约 10µF 的电容器进行设备偏置，再并联一个 ≤100nF 的电容器进行高频滤波。对于 VCCI 和 GND 引脚之间的旁路电容器，建议其最小推荐值为 100nF。

4.3 PCB 布局注意事项

良好的 PCB 布局对于 UCC21320-Q1 的性能至关重要。以下是一些关键的布局要点：

• 元件放置：将低 ESR 和低 ESL 电容器靠近设备放置在 VCCI 和 GND 引脚之间以及 VDD 和 VSS 引脚之间，以支持外部功率晶体管导通时的高峰值电流。同时，尽量减小顶部晶体管源极和底部晶体管源极之间的寄生电感，避免开关节点 VSSA（HS）引脚出现大的负瞬变。建议将死区时间设置电阻 (R{DT}) 及其旁路电容器靠近 UCC21320-Q1 的 DT 引脚放置；在连接到微控制器时，在 DIS 引脚附近使用一个约 1nF 的低 ESR/ESL 电容器 (C{DIS}) 进行旁路。
• 接地考虑：将为晶体管栅极充电和放电的高峰值电流限制在最小的物理区域内，以减少环路电感，降低晶体管栅极端子上的噪声。栅极驱动器应尽可能靠近晶体管放置。同时，注意包括自举电容器、自举二极管、局部 VSSB 参考旁路电容器和低侧晶体管体/反并联二极管的高电流路径。由于自举电容器在每个周期通过自举二极管由 VDD 旁路电容器快速充电，涉及高峰值电流，因此需要尽量减小该环路在电路板上的长度和面积，以确保可靠运行。
• 高压考虑：为了确保初级和次级侧之间的隔离性能，应避免在驱动器设备下方放置任何 PCB 走线或铜箔。建议在 PCB 上设置一个切口，以防止可能影响 UCC21320-Q1 隔离性能的污染。对于半桥或高低侧配置，通道 A 和通道 B 驱动器可能在高达 1500VDC 的直流链路电压下工作，因此应尽量增加高低侧 PCB 走线之间的爬电距离。
• 热考虑：如果驱动电压高、负载重或开关频率高，UCC21320-Q1 可能会消耗大量功率。合理的 PCB 布局可以帮助将热量从设备散发到 PCB 上，最小化结到电路板的热阻抗（θJB）。建议增加连接到 VDDA、VDDB、VSSA 和 VSSB 引脚的 PCB 铜箔面积，优先考虑最大化与 VSSA 和 VSSB 的连接。如果系统有多层，还建议通过多个适当尺寸的过孔将 VDDA、VDDB、VSSA 和 VSSB 引脚连接到内部接地或电源平面，但要注意避免不同高压平面的走线/铜箔重叠。

5. 总结

U