单片机中电平的分类及匹配分析

　　一般、DSP、FPGA他们之间管教能否直接相连。 一般情况下，同电压的是可以的，不过最好是要好好查查技术手册上的VIL，VIH，VOL，VOH的值，看是否能够匹配（VOL要小于VIL，VOH要大于VIH，是指一个连接当中的）。有些在一般应用中没有问题，但是参数上就是有点不够匹配，在某些情况下可能就不够稳定，或者不同批次的器件就不能运行。

　　常用的逻辑电平有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。

　　5V TTL和5V CMOS逻辑电平是通用的逻辑电平。

　　3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。

　　输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。

　　输入（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。

　　输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。

　　输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。

　　阀值电平（Vt）：芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平》 Vih，输入低电平

　　TTL：Transistor-Transistor Logic 结构。

　　Vcc：5V；VOH》=2.4V；VOL《=0.5v；vih》=2V；VIL《=0.8V。

　　因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。

　　所以后来就把一部分“砍”掉了。也就是后面的LVTTL。

　　LVTTL又分3.3V、2.5V以及更低电压的LVTTL（Low Voltage TTL）。

　　3.3V LVTTL：

　　Vcc：3.3V；VOH》=2.4V；VOL《=0.4v；vih》=2V；VIL《=0.8V。

　　2.5V LVTTL：

　　Vcc：2.5V；VOH》=2.0V；VOL《=0.2v；vih》=1.7V；VIL《=0.7V。

　　更低的LVTTL不常用就先不讲了。多用在等高速芯片，使用时查看芯片手册就OK了。

　　TTL：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是

　　内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。

　　CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。

　　Vcc：5V；VOH》=4.45V；VOL《=0.5v；vih》=3.5V；VIL《=1.5V。

　　相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

　　3.3V LVCMOS：

　　Vcc：3.3V；VOH》=3.2V；VOL《=0.1v；vih》=2.0V；VIL《=0.7V。

　　2.5V LVCMOS：

　　Vcc：2.5V；VOH》=2V；VOL《=0.1v；vih》=1.7V；VIL《=0.7V。

　　CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值（比如一些芯片是0.7V）

　　时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

　　TTL电平与CMOS电平的区别

　　（一）TTL高电平3.6~5V，低电平0V~2.4V

　　CMOS电平Vcc可达到12V

　　CMOS电路输出高电平约为0.9Vcc，而输出低电平约为0.1Vcc。

　　CMOS电路不使用的输入端不能悬空，会造成逻辑混乱。

　　TTL电路不使用的输入端悬空为高电平

　　另外，CMOS集成电路电源电压可以在较大范围内变化，因而对电源的要求不像TTL集成电路那样严格。

　　用TTL电平他们就可以兼容

　　（二）TTL电平是5V，CMOS电平一般是12V。

　　因为TTL电路电源电压是5V，CMOS电路电源电压一般是12V。

　　5V的电平不能触发CMOS电路，12V的电平会损坏TTL电路，因此不能互相兼容匹配。

　　（三）TTL电平标准

　　输出 L：《0.4v》2.4V。

　　输入 L：《0.8v》2.0V

　　TTL器件输出低电平要小于0.4V，高电平要大于2.4V。输入，低于0.8V就认为是0，高于2.0就认为是1。

　　CMOS电平：

　　输出 L：《0.1*vcc》0.9*Vcc。

　　输入 L：《0.3*vcc》0.7*Vcc.

　　以下的内容作为了解：

　　ECL：Emitter Coupled Logic 发射极耦合逻辑电路（差分结构）

　　Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。

　　速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了

　　PECL（ECL结构，改用正电压供电）和LVPECL。

　　PECL：Pseudo/Positive ECL

　　Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

　　LVPELC：Low Voltage PECL

　　Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

　　ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。

　　以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。（如多用于时钟的LVPECL：直流匹配时用

　　130欧上拉，同时用82欧下拉；交流匹配时

　　用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。）

　　前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。

　　LVDS：Low Voltage Differential Signaling

　　差分对输入输出，内部有一个3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电

　　阻（并在差分线上靠近接收端）转换为±350mV的差分电平。

　　LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil（0.25mm）。

　　100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。如果感兴趣的话可以联系我。

　　CML：是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能

　　传输。

　　GTL：类似CMOS的一种结构，输入为结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供

　　电。

　　Vcc=1.2V；VOH》=1.1V；VOL《=0.4v；vih》=0.85V；VIL《=0.75V

　　PGTL/GTL+：

　　Vcc=1.5V；VOH》=1.4V；VOL《=0.46v；vih》=1.2V；VIL《=0.8V

　　HSTL是主要用于QDR的一种电平标准：一般有V？CCIO=1.8V和V？？CCIO=1.5V。和上面的

　　GTL相似，输入为输入为比较器结构，比较器一端接参考电平（VCCIO/2），另一端接输入信号。对参考电平

　　要求比较高（1%精度）。

　　SSTL主要用于DDR存储器。和HSTL基本相同。V？？CCIO=2.5V，输入为输入为比较器结构，比较器一

　　端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高（1%精度）。

　　HSTL和SSTL大多用在300M以下。