集成电路有哪些可靠性问题 集成电路物理失效机理原因分析

　　当集成电路进入深亚微米尺度时，可靠性问题日益突出。随着器件使用时间的延长，这些可靠性问题将导致器件阈值电压和驱动电流漂移，使器件性能退化，影响器件寿命。

　　可靠性认证通常在生产线试流片后进行。版图设计者根据工艺要求设计出一整套可靠性测试结构，采用相应的工艺流片后进行测试，对测试结果的分析可套用业界通用的可靠性经验模型，推算相应寿命。可靠性测试是一项很耗时的工作，例如金属线的电迁移测试至少需要 500 小时，而产品的高温运行寿命测试（HTOL）则需要 1 000 小时。如果出现失效，需要重复优化工艺，则耗费的时间将无法计算，这无疑增加了研发成本，延缓了产品的问世时间（Time-To-Market）。如果可以在初始电路设计阶段就将可靠性问题考虑进去，则可使之处于可控之中，避免出现反复改进甚至迷失方向的困境。越来越多的研发人员提出可靠性设计（Design-For-Reliability）的理念，即设计高可靠性电路。然而，在设计时考虑电路的可靠性，需要对可靠性失效过程进行建模，并采用该模型进行器件或电路模拟，再以实际测试的数据进行修正，最终得到一个能模拟器件或电路实际劣化（Degradation）的精确模型。

　　本文就集成电路制造中关注的几个可靠性问题，重点介绍其物理失效机理。

　　可靠性问题及其模型

　　目前关注的可靠性问题可分为以下几类：栅介质膜中的可靠性问题，主要有经时击穿特性 TDDB（Time-Dependent Dielectric Breakdown）；前道工艺晶体管的可靠性问题，主要有热载流子注入 HCI（hot Carrier Injection）、负偏压温度失稳性 NBTI（Negative Bias Temperature Instability）；以及后道工艺的可靠性问题，主要有电迁移 EM（Electro-Migration）和应力迁移SM（Stress-Migration）。

　　1 TDDB物理机理

　　栅氧可靠性问题在集成电路行业初期就已经是个重要的问题，随着器件尺寸的减小，栅介质层随之减薄。在过去几年中，氧化膜厚度已经接近几个纳米，因此氧化膜中的任何缺陷、杂质或界面态对栅氧来说都有重大的影响。此外，栅氧的失效过程是个积累过程，氧化膜中的缺陷容易俘获电子，随着时间的延长，电子积累到一定程度将形成通路，致使氧化膜击穿，导致器件失效。

　　随着器件尺寸的进一步缩小，高介电常数介质（high k）作为栅氧的替代材料成为必然趋势。然而 k 值越高，介质击穿电场 Ebd 越低，根据Joe等人的解释，由于 high k 材料中存在局部高电场，导致极化分子键的扭曲甚至断裂，降低了介质层的击穿强度。Joe 等人还发现，在同样的厚度下，high k 材料比 SiO2 具有更小的 β 值，也就是说high k 材料具有更大的离散度，这是由于缺陷/陷阱的单位尺寸随 k 值的升高而增大。Kenji等人研究了 high k 材料的漏电流逐步升高现象的原因，认为在介质层中的软击穿不同时间在多个位置发生，提出了多重软击穿机制，high k 材料的可靠性问题还需要进一步进行深入研究。

　　2 晶体管可靠性

　　晶体管可靠性中最受关注的问题是HCI 和 NBTI，其中 HCI 效应通常发生在短沟道 NMOSFET 器件中，尤其在沟道横向电场较大的情况下较为严重。而 NBTI 效应是发生在 PMOSFET 器件中，但无论器件沟道长短均会产生，并且随着栅介质膜减薄变得愈加严重。另外，除了随时间延长器件性能退化，在芯片测试的高温老化过程中也会发生 NBTI 效应，因此，NBTI 已不仅影响器件的寿命，同时还影响了成品率，直接关系到制造商的经济效益。

　　物理机理

　　HCI 导致 MOSFET 性能随时间退化是个重要的可靠性问题。所谓热载流子即高能载流子，在沟道横向电场作用下靠近漏极的载流子被加速，与晶格碰撞后产生电子-空穴对。一部分能量较低的电子经漏极流出，另一部分能量较高的电子则跨过 Si/SiO2 界面势垒进入 SiO2 介质层，从而形成一个小的栅极电流Ig；而空穴则由衬底电极引出，形成一个衬底电流Isub。衬底电流的大小是 HCI 效应强弱的标志量。沟道热载流子与 Si/SiO2 界面的晶格碰撞会产生界面态，同时注入 SiO2 介质层的电子会陷入其中形成陷阱电荷。陷阱电荷和界面态影响了沟道载流子迁移率和有效沟道电势，使阈值电压、驱动电流和跨导产生漂移，器件性能退化。对于 NMOSFET 的 HCI 效应的抗击能力可用衬底电流的大小进行评判，而对于 PMOSFET 的 HCI 效应可用栅电流或衬底电流进行监测。

　　NBTI 通常产生于 PMOSFET 中，当栅极加上负电压，或器件处于一定的温度下，NBTI 效应就会产生。栅极加上负电压后，空穴陷入Si/SiO2 界面陷阱中，形成一层界面态，并且成为氧化膜中的固定电荷，导致阈值电压（Vt）和关态电流（Ioff）的上升，以及饱和电流（Idsat）和跨导（Gm）的下降。NBTI 效应与器件沟道长短无关，但与栅氧化层厚度成反比，尤其对于超薄栅氧情况下， NBTI 效应更加严重。

　　在短沟道器件中，情况更为复杂。T.Enda等人在研究 PMOS 的 HCI 过程中发现，在沟道中心位置发生的 HCI 物理机制与 NBTI 相似，可能由于热空穴在沟道电场中被加速，产生了 NBTI 效应。另外，工艺产生的应力对短沟道器件的寿命有着重要的影响。J.R.Shih 等人和 Takaoki Sasaki 等人分别观察到器件受侧墙（spacer）和 SiN 薄膜应力后HCI 和 NBTI 退化更为严重。

　　3 电迁移（EM）

　　后道金属互连工艺的可靠性问题主要有 EM 和 SM 两种。SM 是由于金属材料与绝缘介质的热膨胀系数存在较大差异导致接触面产生较强机械应力，该应力会致使金属原子发生迁移从而在连线上产生裂纹或空洞，结果引起器件或电路性能退化甚至失效。 SM 是一种与环境温度变化相关的退化行为，而并非电流/电压加速退化所致，所以难以进行可靠性建模与仿真，因此在此只讨论 EM 问题。

　　物理机理

　　后道工艺集成中主要的可靠性问题是金属的电迁移。在互连的系统中，金属线和通孔受到电流中电子的碰撞，产生能量交换，使晶格离子获得能量离开原来的位置，并在沿着电子运动方向漂移。由于金属结构中存在着缺陷或晶界交叉点，金属原子空位容易在这些地方聚集，随着时间的推移，空位容易成长为空洞，宏观上可以看见金属线条或通孔变得不连续，甚至断裂，造成电流的阻断。发生电迁移的地方电阻升高，在器件工作过程时造成局部过热，从而使器件失效。随着器件的等比例缩小，互连线的尺寸也相应减小，因此增加了电流密度和功率密度，EM效应更为严重。

　　当传统的 Al/SiO2 逐步被 Cu/low k 材料所代替时，芯片性能有了较大幅度提升，然而 Cu/low k 的 EM/SM 寿命却下降，并且引发了新的可靠性失效机制：low k 材料具有很小的弹性模量和热机械约束。因此相比于 SiO2，铜原子在 low k 材料中的反向扩散（back-diffusion）能力更小，导致迁移的铜原子总量增加，使器件寿命下降。为改善铜互连中的 EM 问题，阻挡层起着重要的作用，S. Matsumoto 等人验证了选择合适的阻挡层厚度对防止 EM 有着显著的作用。