德州仪器PLL1707和PLL1708：低抖动多时钟发生器的卓越之选

在电子设计领域，时钟发生器是确保系统稳定运行的关键组件。今天，我们就来深入探讨德州仪器（Texas Instruments）推出的两款低成本、高性能的锁相环（PLL）多时钟发生器——PLL1707和PLL1708。

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1. 特性亮点

1.1 时钟输入与输出

• 这两款芯片均采用27 - MHz主时钟输入，能够产生四个系统时钟和两个27 - MHz缓冲时钟。
• PLL1707和PLL1708在音频系统时钟生成上各有特点。PLL1707针对常规的采样频率（如32 kHz、44.1 kHz、48 kHz等）提供了精确的时钟输出；而PLL1708则支持更丰富的采样频率，包括16 kHz、22.05 kHz等，并且在SCKO1输出上有更多的频率可选配置。

  1.2 低抖动与高精度

• 它们具备零PPM误差输出时钟，能有效降低时钟信号的相位噪声。时钟抖动典型值仅为50 ps，这种低抖动性能对于高性能音频数模转换器（DAC）和模数转换器（ADC）至关重要，能够确保音频信号的高质量转换。

  1.3 电源与控制方式

• 采用3.3 - V单电源供电，降低了电源设计的复杂性和功耗。
• PLL1707采用并行控制方式，通过引脚FS1、FS2和SR等进行硬件控制；PLL1708则采用串行控制方式，通过三线接口（MS、MC、MD）实现软件控制，这种差异为不同设计需求提供了多样化的选择。

  1.4 封装与温度范围

• 封装形式为20引脚的SSOP（150 mil），并且是无铅产品，符合环保要求。
• 工作温度范围为 - 25°C至85°C，能够适应大多数工业和消费电子应用场景。

1.5 低抖动技术原理探讨

时钟抖动是指时钟频率的不稳定性，会造成数据传输的时序问题，甚至导致系统崩溃。PLL1707和PLL1708能实现低抖动性能，可能是在设计上对产生抖动的常见因素进行了有效控制。时钟抖动通常由晶振、晶振驱动和包含时钟的电路总线中传输的噪声这三个方面的因素造成。德州仪器可能在晶振的选择上采用了高精度、稳定性好的晶体，减少了由于晶振本身不稳定带来的随机抖动。在晶振驱动电路设计上，优化了电路结构，提高了驱动的稳定性。同时，对于电路总线中的噪声，可能采用了滤波技术、合理的PCB布局和布线等方式，降低了噪声对时钟信号的干扰。例如，对于随机抖动，可能采用了固体稳定润层（TCXO）或电容筛选电路等滤波技术；对于周期性抖动，可能改进了电源抑制结构或使用了更佳的起始设计策略。

2. 电气特性

2.1 数字输入/输出

• 输入逻辑电平与CMOS兼容，VIH（逻辑高电平输入）最小值为0.7VDD，VIL（逻辑低电平输入）最大值为0.3VDD。
• 输出逻辑电平在不同负载电流下有明确规定，如VOH（逻辑高电平输出）在IOH = - 4 mA时为VDD - 0.4 V，VOL（逻辑低电平输出）在IOL = 4 mA时为0.4 V。

  2.2 主时钟特性

• 主时钟频率范围为26.73 MHz至27.27 MHz，典型值为27 MHz。
• 输入电平VIH为0.7 VCC，VIL为0.3 VCC，输入电流在不同输入电压下有相应的限制。
• 输出电压为Vp - p，上升时间和下降时间在20%至80%和80%至20%的VDD变化范围内典型值为2.0 ns，占空比在晶体振荡时为45% - 55%，外部时钟时为50%。

  2.3 PLL交流特性

• 不同的系统时钟输出（SCKO0 - SCKO3）有各自的频率范围和特性。例如，SCKO0输出固定的33.8688 MHz时钟，SCKO1在48 kHz采样频率下有多种可选频率。
• 输出上升时间和下降时间典型值为2.0 ns，输出占空比为45% - 55%。

2.4 电气特性优势对实际应用的影响

PLL1707和PLL1708在电气特性方面的优势对实际应用有着重要影响。从数字输入/输出特性来看，与CMOS兼容的输入逻辑电平使得它们能够方便地与其他CMOS电路集成，降低了系统设计的复杂性。明确的输出逻辑电平规定，保证了在不同负载电流下信号的稳定传输，提高了系统的可靠性。

主时钟特性方面，精确的主时钟频率范围和稳定的输入输出特性，为系统提供了稳定的时钟源。例如，在一些对时钟精度要求较高的音频处理系统中，稳定的主时钟能够确保音频信号的准确采样和处理，避免出现音频失真等问题。上升时间和下降时间短，占空比稳定，有助于提高信号的质量和时序精度。

PLL交流特性中，不同系统时钟输出的多样化频率选择，能够满足不同应用场景的需求。在音频系统中，可以根据不同的采样频率选择合适的系统时钟，实现高质量的音频处理。输出上升时间和下降时间短以及稳定的占空比，也有助于减少信号的失真和干扰，提高系统的性能。

3. 引脚功能与控制方式

3.1 引脚功能

• 两款芯片的引脚功能有相似之处，也有差异。AGND为模拟地，VCC、VDD1 - VDD3为电源引脚，提供3.3 V电源。
• MCKO1和MCKO2输出27 - MHz主时钟，SCKO0 - SCKO3为系统时钟输出。
• 对于PLL1707，FS1、FS2和SR用于控制采样频率和采样率，CSEL用于选择SCKO1的频率；对于PLL1708，MC、MD和MS用于串行控制，实现更多的功能配置。

  3.2 控制方式

• PLL1707（并行模式）：通过硬件引脚进行控制，操作简单直观。例如，通过FS1和FS2的不同电平组合可以选择不同的采样频率组，SR引脚可以选择采样率，CSEL引脚可以选择SCKO1的频率。
• PLL1708（串行模式）：采用三线接口进行串行控制，具有更高的灵活性。通过向16位程序寄存器写入数据，可以实现采样频率选择、采样率选择、时钟输出使能/禁用、电源管理以及SCKO1配置等功能。

4. 不同控制方式在实际应用中的选择依据

在实际应用中选择PLL1707的并行控制方式还是PLL1708的串行控制方式，需要综合多方面因素考虑。从设计复杂度来看，如果设计团队更熟悉硬件电路设计，且对控制逻辑的实时性要求较高，那么PLL1707的并行模式可能是更好的选择。因为并行控制通过硬件引脚直接操作，不需要复杂的软件编程，逻辑清晰，容易实现和调试，能够快速响应控制信号的变化。

若设计需要实现复杂的功能配置和灵活的参数调整，并且系统具备一定的软件处理能力，那么PLL1708的串行模式更具优势。串行控制可以通过软件编程向程序寄存器写入不同的数据，实现多种功能的组合，例如可以根据不同的应用场景动态调整采样频率、时钟输出使能等，增强了系统的灵活性和可扩展性。

从成本角度考虑，如果对成本较为敏感且功能需求相对简单，PLL1707的并行控制方式可以减少软件设计和调试的成本，同时也不需要额外的串行接口控制器，降低了硬件成本。而对于一些对功能要求高、需要频繁更改参数的高端应用，虽然PLL1708的串行控制可能需要增加一些软件设计和串行接口的成本，但它带来的功能优势能够满足系统的需求，从整体性能和长远来看可能更具性价比。 此外，在对系统体积有严格要求的应用中，PLL1708的串行控制方式可能更合适，因为它减少了硬件引脚的使用，有利于缩小PCB板的面积，实现小型化设计。

5. 工作原理

5.1 时钟生成

• 芯片内部包含双PLL时钟和主时钟发生器，能够从27 - MHz主时钟生成四个系统时钟和两个27 - MHz缓冲时钟。
• 主时钟可以是连接在XT1和XT2之间的晶体振荡器，也可以是外部输入到XT1的时钟信号。当使用外部主时钟时，XT2必须开路。

  5.2 系统时钟输出控制

• SCKO0输出固定的33.8688 - MHz时钟，SCKO1的输出频率可以通过硬件或软件控制进行选择，如256 fS、384 fS、512 fS或768 fS（fs = 48 kHz）。
• SCKO2和SCKO3的输出频率由采样频率（fs）决定，在不同的采样频率下有相应的输出频率。

6. 应用场景

6.1 MPEG - 2应用

• 在基于MPEG - 2的系统中，如DVD刻录机、硬盘录像机、DVD播放机、多媒体PC的DVD扩展卡、数字高清电视系统和机顶盒等，PLL1707和PLL1708能够从27 - MHz视频时钟为CD - DA DSP、DVD DSP、卡拉OK DSP、ADC和DAC等提供音频系统时钟。

  6.2 音频处理系统

• 其低抖动、高精度的时钟输出特性，使得它们在音频处理系统中表现出色，能够确保音频信号的准确采样和处理，提高音频质量。

7. 在音频处理系统中的应用案例和效果

在音频处理系统中，PLL1707和PLL1708凭借其出色的性能有着广泛的应用。虽然目前未找到直接的应用案例，但我们可以从其特性来推测可能的效果。

在专业音频录制设备中，如高端的数字音频工作站（DAW），对时钟的精度和稳定性要求极高。PLL1707和PLL1708的低抖动特性可以确保音频信号的准确采样。例如，在多轨录音时，稳定的时钟能够保证各轨音频信号的同步，避免出现相位偏差，从而提高录制音频的质量，使音频更加纯净、清晰。

在音频播放设备中，如高保真音响系统，这两款芯片可以为DAC提供精确的时钟信号。精确的时钟有助于DAC更准确地还原音频信号，减少失真和噪声，提升音频的动态范围和音质表现，让听众能够享受到更逼真、细腻的音乐。

在一些音频处理算法较为复杂的系统中，如音频混音器、音频特效处理器等，PLL1707和PLL1708的高速时钟输出和可灵活配置的特性能够满足系统对数据处理速度和多样性的要求。它可以根据不同的算法需求，快速调整采样频率和时钟输出，确保音频处理的实时性和准确性。

8. 注意事项

8.1 ESD防护

• 由于该集成电路容易受到静电放电（ESD）的损害，在操作和安装过程中必须采取适当的静电防护措施，如佩戴防静电手环、使用防静电工作台等。

  8.2 电源设计

• 建议使用一个公共接地连接，以避免闩锁效应或其他与电源相关的问题。
• 电源应尽可能靠近芯片进行旁路处理，以减少电源噪声对芯片性能的影响。

  8.3 负载电容

• 为了获得良好的抖动性能，应尽量减少时钟输出的负载电容。建议通过缓冲器驱动时钟输出，特别是在SCKO0和SCKO1有较重负载的情况下，并通过分离或插入防护图案来减少相互干扰。

总之，德州仪器的PLL1707和PLL1708以其丰富的功能、出色的性能和灵活的控制方式，为电子工程师在音频和视频系统设计中提供了优秀的解决方案。在实际应用中，合理选择和使用这两款芯片，并注意相关的设计要点，能够为系统带来稳定、可靠的时钟信号，提升整个系统的性能。你在设计中是否使用过类似的时钟发生器呢？欢迎在评论区分享你的经验和见解。