探究PLL1705与PLL1706：3.3V双PLL多时钟发生器的卓越性能

在电子设备的复杂世界中，时钟发生器就像是设备的“心脏起搏器”，为整个系统提供稳定而精准的时钟信号。今天，我们就来深入探讨一下德州仪器（Texas Instruments）推出的两款低相位噪声、高性能的3.3V双PLL多时钟发生器——PLL1705和PLL1706。

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关键特性一览

输入输出特性

PLL1705和PLL1706采用27 - MHz主时钟输入，能产生多个系统时钟输出。以音频系统时钟为例，SCKO0固定为33.8688 MHz，SCKO1可在44.1 kHz时进行频率选择（16.9344 MHz或33.8688 MHz），SCKO2为256 fS，SCKO3为384 fS，并且支持多种采样频率（32、44.1、48、64、88.2、96 kHz）。这样丰富的输出选择，能满足不同音频设备对时钟频率的多样化需求。

误差与抖动控制

这两款芯片的输出时钟具有零PPM误差，典型的时钟抖动仅为50 ps，确保了输出时钟的高精度和稳定性。在对时钟精度要求极高的音频DAC和ADC等设备中，这样低的抖动性能显得尤为重要，能有效减少信号失真，提升音频质量。

电源与控制方式

它们采用3.3V单电源供电，降低了功耗和设计复杂度。PLL1705支持并行控制，适合需要快速响应和简单控制逻辑的应用场景；而PLL1706则支持串行控制，更便于与微控制器等设备进行通信，实现灵活的配置和控制。

电气特性详解

数字输入输出

数字输入输出方面，输入逻辑与CMOS兼容，具有明确的输入电压范围（VIH为0.7VDD，VIL为0.3VDD）和输入电流限制（IIH和IIL）。输出逻辑同样为CMOS，输出电压和电流也有相应的规格要求（如VOH、VOL），以确保与其他数字电路的良好兼容性。

主时钟特性

主时钟频率稳定在27 MHz左右（26.73 - 27.27 MHz），输入电平（VIH、VIL）和输入电流（IIH、IIL）都有严格的范围限制。输出电压为3.5 Vp - p，上升时间和下降时间均为2.0 ns，占空比在45% - 55%（晶体振荡）或50%（外部时钟）之间，时钟抖动典型值为50 ps，上电时间为0.5 - 1.5 ms。这些特性保证了主时钟信号的质量和稳定性。

PLL交流特性

PLL交流特性方面，不同的系统时钟输出频率根据采样频率进行调整，输出上升时间和下降时间均为2.0 ns，占空比在45% - 55%之间，输出时钟抖动在50 - 100 ps之间。频率稳定时间和上电时间也有明确的规格，确保了系统时钟的快速稳定和可靠运行。

引脚功能与连接

引脚功能

芯片的引脚功能丰富多样，包括模拟地（AGND）、数字地（DGND1 - 3）、电源引脚（VCC、VDD1 - 3）、时钟输出引脚（MCKO1、MCKO2、SCKO0 - 3）以及控制引脚（FS1、FS2、SR、CSEL等）。每个引脚都有其特定的功能，例如CSEL用于SCKO1频率选择控制，FS1和FS2在PLL1705中用于采样频率组控制，在PLL1706中则用于串行控制的数据输入和位时钟输入。

连接注意事项

在连接时，要注意电源的旁路电容选择和布局，建议使用一个公共接地连接以避免闩锁或其他电源相关问题。对于主时钟输入，可以选择晶体振荡器或外部时钟输入，但如果使用外部时钟，XT2必须开路。同时，为了避免影响PLL1705/6的抖动性能，建议在所有输出时钟上使用外部缓冲器。

工作原理剖析

时钟生成机制

PLL1705/6由双PLL时钟和主时钟发生器组成，从27 - MHz主时钟生成四个系统时钟和两个缓冲的27 - MHz时钟。主时钟可以是晶体振荡器或外部输入，通过PLL的相位检测、环路滤波和VCO等环节，实现对系统时钟频率的精确控制。

控制模式

PLL1705采用并行控制模式，通过FS1、FS2和SR引脚进行采样频率组选择和采样率选择；PLL1706采用串行控制模式，通过ML、MC和MD三个引脚进行控制，通过16位程序寄存器实现各种功能的配置，如时钟输出的使能/禁用、采样频率和采样率的选择等。

应用领域与优势

应用场景

PLL1705和PLL1706在MPEG - 2应用中表现出色，如DVD播放器、多媒体PC的DVD附加卡、数字HDTV系统和机顶盒等。它们能从27 - MHz视频时钟为CD - DA DSP、DVD DSP、卡拉OK DSP和DAC等提供音频系统时钟，满足这些设备对时钟信号的高精度和稳定性要求。

优势体现

这两款芯片通过消除外部组件，为客户节省了成本和空间，同时实现了高性能音频DAC和ADC所需的极低抖动性能。在实际应用中，它们能有效提升音频设备的音质和稳定性，为用户带来更好的使用体验。

作为电子工程师，在设计相关音频设备时，我们需要充分考虑PLL1705和PLL1706的这些特性和优势，根据具体的应用需求选择合适的芯片和控制方式，合理进行引脚连接和电路布局，以确保设备的性能和稳定性。你在实际应用中是否遇到过类似时钟发生器的设计挑战呢？又是如何解决的呢？欢迎在评论区分享你的经验和见解。