LMK04208 高性能时钟调节器：特性、应用与设计要点

在电子工程领域，高性能时钟调节器对于确保系统的稳定运行和精确计时起着至关重要的作用。今天，我们将深入探讨一款名为 LMK04208 的低噪声时钟抖动消除器，了解它的特性、应用场景以及设计过程中的关键要点。

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一、LMK04208 概述

LMK04208 是一款具备卓越时钟抖动消除、生成和分配能力的高性能时钟调节器。它采用先进的双环 PLLatinum™架构，能够实现超低的 RMS 抖动性能，如在 12 kHz 至 20 MHz 范围内达到 111 fs 的 RMS 抖动，在 100 Hz 至 20 MHz 范围内达到 123 fs 的 RMS 抖动，能很好地满足下一代系统的严苛要求。

关键特性

1. 双环 PLL 架构：该架构由两个高性能锁相环（PLL）、低噪声晶体振荡器电路和高性能压控振荡器（VCO）组成。PLL1 专注于提供低噪声抖动消除功能，PLL2 则负责时钟生成。这种分工使得 LMK04208 在不同的频率范围内都能展现出卓越的性能。例如，PLL1 可以利用外部 VCXO 模块或可调晶体的优异近端相位噪声来清洁输入时钟，而 PLL2 则可以充分发挥内部 VCO 在远端相位噪声方面的优势。
2. 超低 RMS 抖动：极低的抖动水平为系统提供了稳定、精确的时钟信号，有助于提高系统的整体性能和可靠性，非常适合对时钟精度要求极高的应用场景。
3. 多种工作模式：支持双 PLL、单 PLL 和时钟分配等多种模式，还具备 0 延迟模式，用户可以根据不同的应用需求进行灵活配置，增强了设备的通用性和适应性。
4. 灵活的输入输出：拥有两个冗余输入时钟和 LOS 功能，提供 6 个可编程的 LVPECL、LVDS 或 LVCMOS 输出，以及 7 个差分输出和多达 14 个单端输出，时钟速率最高可达 1536 MHz，能够满足多样化的系统连接和时钟分配需求。
5. 温度范围和供电要求：工业温度范围为 -40°C 至 +85°C，工作电压范围为 3.15 V 至 3.45 V，适应不同的工作环境，保证了在各种工业场景下的稳定运行。

二、应用场景

LMK04208 的高性能和灵活性使其在多个领域都有广泛的应用，以下是一些常见的应用场景：

1. 数据转换器时钟：为数据转换器提供稳定、低抖动的时钟信号，确保数据采集和转换的精度和速度。
2. 无线基础设施：在无线通信基站等设备中，保证时钟信号的准确性和稳定性，提高通信质量和可靠性。
3. 网络设备：如 SONET/SDH、DSLAM 等网络设备，为数据传输和交换提供精确的时钟同步，确保网络的正常运行。
4. 医疗、视频、军事和航空航天领域：在对时钟精度和可靠性要求极高的医疗设备、视频处理系统、军事和航空航天设备中，LMK04208 能够满足这些系统对时钟的严格要求。
5. 测试和测量：为测试和测量设备提供精确的时钟基准，保证测量结果的准确性和可重复性。

三、详细特性与功能

（一）输入输出特性

1. PLL1 参考输入：提供 CLKin0 和 CLKin1 两个参考时钟输入，可手动或自动切换。同时，每个输入都配备了分频器，允许在不同频率的参考输入之间自动切换，而无需重新编程 PLL1 R 分频器，大大提高了系统的灵活性和适应性。
2. *PLL2 OSCin / OSCin 端口**：该端口接收来自外部振荡器的反馈信号，内部信号会被路由到 PLL1 N 分频器和 PLL2 的参考输入端。它既可以接受单端信号，也可以接受差分信号，但必须采用交流耦合方式。在单端模式下，未使用的输入需要通过 0.1 - µF 电容器连接到地，以确保信号的稳定传输。
3. 晶体振荡器：内部电路支持基于晶体的振荡器电路的实现。通过设置 EN_PLL2_XTAL 位，可以启用内部振荡器电路，使用晶体、变容二极管和少量其他外部组件即可实现振荡器功能，为用户提供了更多的时钟源选择。
4. 时钟输出：具有 6 个可编程的时钟输出，每个输出都可以选择分频值、数字延迟值和模拟延迟，输出类型可设置为 LVPECL、LVDS 或 LVCMOS，满足不同的输出接口需求。此外，还提供了一个专门的输出 OSCout，它是 PLL2 参考输入的缓冲副本，可以用于在设备编程之前为外部设备提供时钟信号。

（二）输入时钟切换功能

LMK04208 支持手动、引脚选择和自动三种时钟输入切换模式，用户可以根据需要选择合适的切换方式。在不同的切换模式下，设备会根据相应的规则选择活动的输入时钟，并在需要时进行切换。例如，在自动模式下，活动时钟会按照启用时钟输入的优先级顺序进行选择，当 PLL1 的数字锁定检测信号（DLD）变为低电平时，会触发输入时钟切换事件。

1. 手动模式：通过设置 CLKin_SELECT_MODE 为 0 或 1，可以分别选择 CLKin0 或 CLKin1 作为活动输入时钟。即使使用 EN_CLKinX = 0 禁用了某个时钟输入，手动模式也会覆盖该设置，确保 CLKinX 缓冲区正常工作。
2. 引脚选择模式：当 CLKin_SELECT_MODE 为 3 时，引脚 Status_CLKin0 和 Status_CLKin1 用于选择活动的时钟输入。通过改变这两个引脚的状态，可以触发输入时钟切换事件。为了防止 PLL1 DLD 信号的高电平到低电平过渡导致时钟切换事件和进入保持模式，建议设置 DISABLE_DLD1_DET = 1。
3. 自动模式：当 CLKin_SELECT_MODE 为 4 时，活动时钟会根据启用时钟输入的优先级顺序进行选择。时钟输入必须使用 EN_CLKinX 启用才能参与切换。PLL1 的 DLD 信号变为低电平或 PLL1 Vtune 电压越过 DAC 阈值都会触发时钟切换事件。在这种模式下，建议启用保持模式，以确保在时钟切换过程中系统的稳定性。
4. 自动模式与引脚选择结合：当 CLKin_SELECT_MODE 为 6 时，活动时钟会根据 Status_CLKinX 引脚的状态进行选择。在这种模式下，同样需要注意 PLL1 DLD 信号和 Vtune 电压的变化，以确保时钟切换的正确性。

（三）保持模式

保持模式是 LMK04208 的一个重要特性，它允许设备在输入时钟参考信号失效时，保持时钟输出的频率稳定，最小化频率漂移，直到重新建立有效的参考时钟信号。

1. 启用保持模式：通过编程 HOLDOVER_MODE 可以启用保持模式，也可以通过设置 FORCE_HOLDOVER 位手动强制进入保持模式。保持模式有两种子模式：固定 CPout1 和跟踪 CPout1。在跟踪模式下，DAC 更新率应编程为 <= 100 kHz，以确保 DAC 保持精度。
2. 进入保持模式：通常情况下，当 FORCE_HOLDOVER 位被设置、PLL1 根据 DLD 信号失去锁定或 CPout1 电压越过 DAC 阈值时，设备会进入保持模式。
3. 保持模式期间：PLL1 以开环模式运行，PLL1 电荷泵设置为三态，PLL1 DLD 信号无效，保持状态信号被断言。PLL2 如果在进入保持模式之前已经锁定，其 DLD 信号将继续有效。CPout1 电压将根据所选的子模式设置为固定值或跟踪值。
4. 退出保持模式：可以通过从主机编程设备或让活动时钟输入的频率在当前 PLL1 频率的指定 ppm 范围内运行来退出保持模式。在退出保持模式时，需要注意确保活动时钟的正确性，以免需要重新编程 CLKin_SELECT_MODE 寄存器。
5. 保持模式的频率精度和 DAC 性能：在保持模式下，PLL1 以开环模式运行，DAC 设置 CPout1 电压。不同的模式下，DAC 的输出电压有所不同。在跟踪模式下，DAC 存在一定的跟踪误差，需要在确定允许的频率误差窗口时考虑这一因素，以确保系统能够正确退出保持模式。

（四）PLL 特性

1. PLL1：PLL1 的最大相位检测器频率为 40 MHz，由于需要使用较窄的环路带宽，因此不需要高相位检测器速率来降低带内相位噪声。PLL1 的 R 和 N 分频器的最大值为 16,383，电荷泵电流范围为 100 至 1600 µA。低电荷泵电流和相位检测器频率有助于设计具有合理尺寸组件的低环路带宽环路滤波器，使 VCXO 或 PLL2 在 PLL2 环路带宽内主导相位噪声。而在使用具有泄漏调谐电压输入的 VCXO 时，PLL1 可以使用高电荷泵电流来提高系统性能。
2. PLL2：PLL2 的最大相位检测器频率为 155 MHz，尽可能高的相位检测器速率可以确保 PLL2 具有低带内相位噪声，从而产生更低的总抖动。PLL2 的 R 分频器最大值为 4,095，N 分频器最大值为 262,143，N2 预分频器的值可以在 2 至 8 之间编程。电荷泵电流范围为 100 至 3200 µA，高电荷泵电流有助于拓宽 PLL2 环路带宽，优化 PLL2 性能。
3. PLL2 频率倍频器：PLL2 的参考输入可以通过频率倍频器处理，在使用相对较低频率的振荡器驱动 OSCin 端口时，频率倍频器可以提高相位比较频率，从而将 PLL2 的带内噪声降低约 3 dB。在使用倍频器时，需要根据具体情况调整 PLL2 R 分频器的值，以确保相位检测器频率在允许的范围内。
4. 数字锁定检测：PLL1 和 PLL2 都支持数字锁定检测功能。该功能通过比较 PLL 的参考路径（R）和反馈路径（N）之间的相位来判断 PLL 是否锁定。当两个信号之间的时间误差（即相位误差）小于指定的窗口大小时，锁定检测计数会递增。当锁定检测计数达到用户指定的值时，锁定检测信号将被断言为真。数字锁定检测信号可以在 Status_LD 或 Status_Holdover 引脚进行监测，并且该功能还可以与保持模式结合使用，实现自动退出保持模式的功能。

（五）时钟分配特性

1. CLKout 分频器：每个时钟输出都有一个单独的分频器，支持 1 到 1045 的分频范围，包括偶数和奇数分频，并且输出的时钟信号具有 50% 的占空比。当分频值为 26 或更大时，分频/延迟块将使用扩展模式。在某些情况下，可以使用 VCO 分频器来减少时钟组分频器的分频需求，使其在正常模式下运行，从而节省一定的电流。
2. CLKout 延迟：时钟输出支持精细（模拟）和粗略（数字）延迟两种方式进行相位调整。
   • 模拟延迟：具有 25 ps 的步长，总延迟范围从 0 到 475 ps。启用模拟延迟会额外增加约 500 ps 的延迟。在调整模拟延迟时，时钟输出可能会出现毛刺，并且模拟延迟可能无法在高于最小确保最大输出频率（1536 MHz）的频率下正常工作。
   • 数字延迟：可以使一组输出在正常模式下延迟 4.5 到 12 个时钟分配路径周期，或在扩展模式下延迟 12.5 到 522 个 VCO 周期。延迟步长可以小至时钟分配路径周期的一半，通过使用 CLKoutX_HS 位可以实现。数字延迟值在 SYNC 事件发生后才会生效，并且有固定数字延迟、绝对动态数字延迟和相对动态数字延迟三种使用方式。
3. 可编程输出类型：所有的时钟输出（CLKoutX）和 OSCout 都可以编程为 LVDS、LVPECL 或 LVCMOS 输出类型，增加了设备的灵活性。LVPECL 输出类型还可以编程为 700 -、1200 -、1600 - 或 2000 - mVpp 幅度水平，以满足不同的应用需求。
4. 时钟输出同步：使用 SYNC 输入可以使所有活动的时钟输出共享一个上升沿，实现时钟输出的同步。SYNC 事件还会使数字延迟值生效。在 SYNC 事件期间，由 VCO 驱动的时钟输出与由 OSCin 驱动的时钟输出不会同步。可以通过设置 NO_SYNC_CLKoutX 位来禁用某些时钟组的同步功能。
5. 0 延迟模式：0 延迟模式可以使输入时钟相位与输出时钟相位同步。通过内部反馈回路或外部反馈回路（FBCLKin 端口）可以实现 0 延迟反馈。在启用 0 延迟模式时，建议选择最低频率的时钟输出进行反馈，以确保所有时钟输出与输入时钟之间具有可重复的固定相位关系。

（六）寄存器编程

LMK04208 设备通过 32 位寄存器进行编程，每个寄存器由 5 位地址字段和 27 位数据字段组成。在编程过程中，需要注意一些特殊情况和推荐的编程顺序，以确保设备的正常工作。

1. 特殊编程情况：在编程寄存器 R0 到 R5 以更改 CLKoutX_DIV 分频值或 CLKoutX_DDLY 延迟值时，如果 CLKoutX_DIV > 25 或 CLKoutX_DDLY > 12，需要额外提供 3 个 CLKuWire 时钟周期，以使新的分频或延迟值生效。具体的编程方法可以根据 SYNC_EN_AUTO 位的值进行选择。
2. 推荐编程顺序：建议按数字顺序对寄存器进行编程，从 R0 开始，到 R31 结束。首先，将 R0 的复位位（b17）设置为 1，以确保设备处于默认状态。在后续编程中，如果再次编程 R0，则需要将复位位清除为 0。然后，根据需要对各个寄存器进行编程，以配置时钟输出、工作模式、锁定检测、保持模式等功能。
3. 寄存器读回：可以通过 MICROWIRE 接口对编程的寄存器进行读回操作。需要将相应的 MUX 寄存器编程为 “uWire Readback”，并将相应的 TYPE 寄存器设置为 “Output (push - pull)”，以启用读回功能。在进行读回操作时，需要按照特定的时序要求进行操作。

四、应用与设计要点

（一）环路滤波器设计

每个 PLL 都需要一个专用的环路滤波器。对于 PLL1，建议将环路滤波器连接到 CPout1 引脚，并且设计一个总闭环带宽在 10 Hz 至 200 Hz 范围内的环路滤波器。对于 PLL2，电荷泵直接连接到可选的内部环路滤波器组件，设计时需要确保环路在整个 VCO 调谐范围内稳定。在使用集成环路滤波器时，需要考虑最小电阻热噪声的影响，并根据具体需求选择合适的电阻和电容值。

（二）输入驱动

1. 差分源驱动 CLKin 引脚：当使用差分参考时钟驱动 CLKin 端口时，建议将输入模式设置为双极性（CLKinX_BUF_TYPE = 0），并采用交流耦合方式。可以根据不同的差分信号类型（如 LVDS、LVPECL 或差分正弦波）选择合适的电路进行驱动。
2. 单端源驱动 CLKin 引脚：CLKin 引脚也可以使用单端参考时钟源进行驱动，如正弦波源或 LVCMOS/LVTTL 源。在这种情况下，可以选择交流耦合或直流耦合方式，但需要根据具体的源类型和输入要求设置 CLKinX_BUF_TYPE，并确保信号电平符合要求。

（三）终端和时钟输出使用

在终止时钟驱动器时，需要遵循传输线理论，确保良好的阻抗匹配，防止反射。同时，要为时钟驱动器提供适当的负载，并为接收器提供符合其指定直流偏置电平（共模电压）的信号。根据不同的输出类型（如 LVDS、LVPECL 或单端输出），选择合适的终端和耦合方法，以确保最佳的相位噪声和抖动性能。

（四）频率规划

计算 LMK04208 的输出分频器值相对简单。首先，计算所需时钟输出频率的最小公倍数（LCM），然后确定能够支持目标时钟输出频率的 VCO 范围。根据 VCO 频率计算时钟输出分频值，并确定 PLL2_P、PLL2_N 和 PLL2_R 分频器的值。通过合理的频率规划，可以确保设备能够输出所需的时钟频率。

（五）PLL 编程

为了锁相 PLL，需要确保分频后的参考信号和来自 VCO 或 VCXO 的分频反馈信号产生相同的相位检测器频率。根据设备的工作模式，正确设置 PLL1 和 PLL2 的参考路径（R）和反馈路径（N）的分频器值，以实现稳定的锁相。

（六）数字锁定