LMK0482x系列时钟抖动清除器：高性能时钟解决方案解析

在电子设计领域，时钟信号的稳定性和低抖动对于系统性能至关重要。LMK0482x系列时钟抖动清除器以其卓越的性能和丰富的功能，成为众多应用场景中的理想选择。本文将深入探讨LMK0482x系列的特性、应用及设计要点。

文件下载：lmk04821.pdf

一、LMK0482x系列概述

LMK0482x系列包括LMK04821、LMK04826和LMK04828等型号，是业界高性能的时钟调节器，支持JEDEC JESD204B标准。它具备超低的RMS抖动，如在12 kHz到20 MHz频段内可达88 fs RMS抖动，在100 Hz到20 MHz频段内为91 fs RMS抖动，在245.76 MHz时噪声底低至 -162.5 dBc/Hz。

1. 功能特性亮点

• 多时钟输出：PLL2可提供多达14个差分设备时钟，包括最多7个SYSREF时钟，最大时钟输出频率可达3.1 GHz，输出类型支持LVPECL、LVDS、HSDS、LCPECL等，且可编程。
• 双环PLL架构：PLL1和PLL2协同工作，PLL1支持多达3个冗余输入时钟，具备自动和手动切换模式，实现无中断切换和信号丢失检测（LOS）；PLL2具有归一化[1 Hz]PLL噪声底 -227 dBc/Hz，相位检测器速率高达155 MHz。
• 低噪声晶体振荡器电路：集成低噪声晶体振荡器电路，在输入时钟丢失时可进入保持模式，确保频率稳定。
• 精确数字延迟和模拟延迟：支持精确数字延迟，动态可调步长为25 ps的模拟延迟，具备多模式操作，包括双PLL、单PLL和时钟分配模式。
• 宽温度范围和电源电压：工业温度范围为 -40°C至85°C，支持105°C的PCB温度（在散热焊盘处测量），工作电压范围为3.15 V至3.45 V。

2. 应用领域广泛

该系列适用于无线基础设施、数据转换器时钟、网络、医疗、视频、军事、航空航天以及测试和测量等多个领域，为不同应用场景提供稳定可靠的时钟解决方案。

二、技术规格详解

1. 绝对最大额定值和ESD额定值

在设计时，需要严格遵循绝对最大额定值，如电源电压不得超过3.6 V，否则可能导致设备永久损坏。ESD额定值方面，人体模型（HBM）为±2000 V，机器模型（MM）为±150 V，带电设备模型（CDM）为±250 V，虽然部分引脚实际性能可能更高，但在生产过程中仍需采取必要的ESD防护措施。

2. 推荐工作条件

推荐工作条件包括结温不超过125°C，环境温度在 -40°C至85°C之间，PCB温度（在散热焊盘处测量）不超过105°C，电源电压为3.15 V至3.45 V。在这些条件下，设备能发挥最佳性能。

3. 电气特性

电气特性涵盖了电流消耗、时钟输入规格、PLL规格、内部VCO规格、噪声底、闭环相位噪声和抖动规格等多个方面。例如，在14个HSDS 8 - mA时钟启用且PLL1和PLL2锁定时，电源电流典型值为565 mA。不同型号的VCO频率范围有所差异，如LMK04821的VCO0频率范围为1930至2075 MHz，VCO1为2920至3080 MHz。

4. SPI接口时序

SPI接口时序对于正确编程设备至关重要。设置时间、保持时间、SCLK周期、高电平和低电平宽度等参数都有明确要求，如SDI信号相对于SCLK上升沿的设置时间和保持时间均为10 ns，SCLK周期为50 ns（对应20 MHz）。

三、详细功能描述

1. 双环抖动清除功能

在典型的双环配置中，外部VCXO连接到PLL1的N分频器，集成VCO直接连接到N分频器。PLL1使用窄环带宽（10 Hz至200 Hz）来保留参考时钟输入信号的频率精度，同时抑制参考时钟可能积累的高频相位噪声。PLL2使用宽环带宽（通常为50 kHz至200 kHz），利用内部VCO的卓越高频相位噪声特性和参考VCXO或可调晶体的良好低频相位噪声特性，实现超低抖动输出。

2. JEDEC JESD204B支持

LMK0482x系列通过提供设备时钟和SYSREF时钟，支持多达7个JESD204B目标设备。用户可以将SYSREF时钟重新编程为额外的设备时钟，以满足非JESD204B时钟需求。启用SYSREF功能需要设置多个寄存器位，如SYSREF_PD、SYSREF_DDLY_PD、SYNC_EN等。

3. 多参考输入和切换功能

该系列具有多达三个参考时钟输入（CLKin0、CLKin1和CLKin2），可根据CLKin_SEL_MODE选择活动时钟。支持手动、引脚选择和自动切换模式，在时钟丢失时可实现无中断切换和保持功能。

4. VCXO/晶体缓冲输出

CLKin2可配置为OSCout，默认是PLL1反馈/PLL2参考输入（OSCin）的缓冲副本，通常为低噪声VCXO或晶体。OSCout缓冲输出类型可编程为LVDS、LVPECL或LVCMOS，LVPECL模式仅支持240 - Ω发射极电阻。通过级联零延迟模式，VCXO/晶体缓冲输出可以与VCO时钟分配输出同步。

5. 频率保持功能

当PLL1的参考输入丢失时，LMK0482x系列可以进入保持模式，直到重新建立有效的参考时钟信号。保持模式通过向PLL1 VCXO的控制引脚输出恒定的直流电压，确保在参考输入缺失时频率漂移最小。

6. 时钟分配功能

该系列能够分配多达15个差分时钟（包括OSCout），时钟输出具有可编程的输出类型和时钟分频器。设备时钟和SYSREF时钟都具有数字和模拟延迟功能，可用于调整时钟输出的相位。

四、设计与应用要点

1. 驱动CLKin和OSCin输入

对于差分源驱动，推荐将CLKin输入模式设置为双极型（CLKinX_TYPE = 0），OSCin输入模式为双极型等效。输入应采用AC耦合，不同类型的参考时钟源（如LVDS、LVPECL、差分正弦波）有相应的推荐电路。对于单端源驱动，CLKin引脚可采用AC或DC耦合，根据不同的源类型和耦合方式，需要设置不同的CLKinX_TYPE，并确保信号电平符合电气特性要求。

2. 输出端接和偏置

LVPECL输出推荐使用120 Ω ≤ Re ≤ 240 Ω的发射极电阻，OSCout在LVPECL格式下推荐使用240 Ω发射极电阻，并通过AC耦合电容连接到负载。LVDS/HSDS输出需要在启动时为电流提供DC路径，可通过在AC耦合电容的LMK0482x侧放置100 - Ω端接电阻或在CLKoutX/X或OSCout/OSCout引脚附近放置560 Ω电阻来实现。

3. 电源供应和布局

所有Vcc引脚必须连接，不同的电源引脚有不同的去耦和偏置要求。例如，时钟输出电源可使用铁氧体磁珠减少不同时钟组之间的串扰，但需要考虑输出频率和输出格式对电流的影响。在布局方面，要注意热管理，通过将封装的暴露焊盘焊接到PCB上，并在封装焊盘内的PCB上设置多个过孔连接到接地层，以实现有效的散热。同时，要合理布线，将差分信号紧密耦合，减少串扰。

4. 编程和配置

LMK0482x系列使用24位寄存器进行编程，推荐按数字顺序编程寄存器，如从0x000到0x1FFF。在编程过程中，需要注意设置各个寄存器位以实现所需的功能，如选择PLL的输入、启用反馈功能、设置时钟分频器和延迟等。

五、总结

LMK0482x系列时钟抖动清除器凭借其超低抖动、多时钟输出、灵活的PLL架构和丰富的功能特性，为电子工程师提供了一个强大的时钟解决方案。在设计过程中，需要深入理解其技术规格和功能特点，合理驱动输入、端接输出、布局布线和编程配置，以确保设备在不同应用场景中发挥最佳性能。无论是在无线通信、数据处理还是测试测量等领域，LMK0482x系列都能满足对时钟信号稳定性和低抖动的严格要求。