LMK04000 系列低噪声时钟抖动清除器：功能、应用与设计指南

在电子设计领域，时钟抖动的控制至关重要，它直接影响着系统的性能和稳定性。TI 的 LMK04000 系列低噪声时钟抖动清除器，凭借其先进的技术和出色的性能，为众多应用场景提供了可靠的时钟解决方案。今天就和大家深入探讨一下这款产品，希望能给大家的设计工作带来一些启发。

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1. 产品概述

LMK04000 系列包含 LMK04000、LMK04001、LMK04002、LMK04010、LMK04011、LMK04031 和 LMK04033 等型号，采用了级联的 PLLatinum™ 架构，能够在不需要高性能压控晶体振荡器（VCXO）模块的情况下，实现低噪声抖动清除、时钟乘法和分配功能。其超低的 RMS 抖动性能，能为系统提供稳定、精确的时钟信号。

1.1 主要特点

• 级联 PLL 架构：由两个高性能锁相环（PLL）组成，PLL1 作为低噪声抖动清除器，使用窄环路带宽保持输入时钟信号的频率精度，同时抑制高频偏移相位噪声；PLL2 负责时钟生成，可使用较宽的环路带宽，利用内部 VCO 的优异高频偏移相位噪声特性，实现超低抖动输出。
• 超低 RMS 抖动：在不同频率范围内都表现出出色的抖动性能，如 150 fs RMS 抖动（12 kHz – 20 MHz）和 200 fs RMS 抖动（100 Hz – 20 MHz），能够满足对时钟精度要求极高的应用场景。
• 多种输出类型：支持 LVPECL/2VPECL、LVDS 和 LVCMOS 等多种输出类型，可适应不同的接口标准，最大时钟速率可达 1080 MHz。
• 双冗余输入和默认时钟：具备双冗余输入，可在自动或手动模式下选择参考时钟，提高系统的可靠性；上电时提供默认时钟输出（CLKout2），可为系统中的 FPGA 或微控制器提供初始时钟。
• 灵活配置：拥有五个专用通道分频器和延迟块，可对输出时钟进行灵活的分频和延迟调整；引脚兼容，方便在不同设计中进行替换和升级。
• 宽温度范围和工作电压：工业温度范围为 -40 至 85 °C，工作电压为 3.15 V 至 3.45 V，能适应各种恶劣的工作环境。
• 小型封装：采用 48 引脚 WQFN（7.0 x 7.0 x 0.8 mm）封装，节省 PCB 空间。

2. 应用领域

LMK04000 系列的出色性能使其广泛应用于多个领域，以下是一些常见的应用场景：

• 数据转换器时钟：为数据转换器提供精确、低抖动的时钟信号，确保数据采集和转换的准确性。
• 无线基础设施：在无线通信基站等设备中，保证时钟信号的稳定性和低抖动，提高通信质量。
• 网络、SONET/SDH 和 DSLAM：满足高速网络设备对时钟精度的要求，确保数据传输的可靠性。
• 医疗设备：在医疗成像、检测等设备中，提供稳定的时钟信号，保障设备的正常运行。
• 军事/航空航天：适应恶劣的工作环境，为军事和航空航天设备提供可靠的时钟解决方案。
• 测试和测量：为测试仪器提供精确的时钟参考，确保测量结果的准确性。
• 视频设备：保证视频信号的同步和稳定，提高视频质量。

3. 系统架构与工作原理

3.1 级联 PLL 架构

级联 PLL 架构是 LMK04000 系列的核心，它由 PLL1 和 PLL2 组成。PLL1 与外部参考时钟和 VCXO 配合，为 PLL2 提供频率准确、低相位噪声的参考时钟。PLL1 通常采用窄环路带宽（10 Hz 至 200 Hz），以保留参考时钟输入信号的频率精度，并抑制高频偏移相位噪声。PLL2 则利用较宽的环路带宽（50 kHz 至 200 kHz），充分发挥内部 VCO 的高性能，在高频偏移时提供低相位噪声。这种架构使得外部 VCXO 的相位噪声在低频偏移时主导最终输出相位噪声，而内部 VCO 的相位噪声在高频偏移时主导，从而实现了最佳的整体相位噪声和抖动性能。

3.2 冗余参考输入和 LOS 检测

该系列产品具有两个与 LVDS/LVPECL/LVCMOS 兼容的参考时钟输入（CLKin0 和 CLKin1），用户可以手动选择输入，也可以配置自动切换模式。当选择自动切换模式时，CLKinX_LOS（信号丢失）输出会指示所选参考时钟输入的状态，用户可将其配置为 CMOS、NMOS 开漏或 PMOS 开漏输出。如果 PLL1 原本已锁定，但两个参考时钟都丢失，设备的频率精度将由 VCXO 的绝对调谐范围决定。

3.3 集成环路滤波器极点

LMK04000 系列为 PLL2 提供了可编程的 3rd 和 4th 阶环路滤波器极点。启用后，用户可以从固定范围内选择内部电阻和电容值，以实现所需的环路滤波器响应，这些可编程组件与芯片附近的外部组件相辅相成。

3.4 时钟分配

时钟分配模块至少提供五个输出，输出类型包括 LVPECL、2VPECL、LVDS 和 LVCMOS，具体组合取决于产品型号。每个时钟输出通道都包含一个可编程分频器、一个相位同步电路、一个可编程延迟和一个输出缓冲器，用户可以对每个通道的输出进行独立配置。

4. 电气特性

4.1 电源电压和温度范围

绝对最大电源电压范围为 -0.3 至 3.6 V，输入电压范围为 -0.3 至 (VCC + 0.3) V。建议的工作温度范围为 -40 至 85 °C，工作电压为 3.15 至 3.45 V。

4.2 电流消耗

不同的工作模式和配置下，电流消耗会有所不同。例如，在所有时钟启用、所有延迟旁路且 Fout 禁用的情况下，LMK04000、LMK04001 和 LMK04002 的典型电流消耗为 380 mA（最大值 435 mA），LMK04010 和 LMK04011 的典型电流消耗为 378 mA（最大值 435 mA），LMK04031 和 LMK04033 的典型电流消耗为 335 mA（最大值 385 mA）。

4.3 时钟输入规格

CLKin0/0 和 CLKin1/1 的时钟输入频率在手动选择模式下为 0.001 至 400 MHz，自动切换模式下为 1 至 400 MHz。为了满足数据手册中列出的抖动性能要求，所有输入时钟的最小推荐压摆率为 0.5 V/ns。

4.4 PLL 规格

• PLL1：相位检测器频率最高可达 40 MHz，电荷泵源电流和吸收电流可编程，可根据不同的增益设置提供不同的电流值。
• PLL2：参考输入（OSCin）频率在 EN_PLL2_REF2X = 0 时最高为 250 MHz，在 EN_PLL2_REF2X = 1 时最高为 50 MHz；相位检测器频率最高可达 100 MHz，电荷泵源电流和吸收电流同样可编程。

4.5 VCO 规格

内部 VCO 的调谐范围根据不同型号有所不同，如 LMK040x0 为 1185 至 1296 MHz，LMK040x1 为 1430 至 1570 MHz 等。VCO 输出功率到 50 Ω 负载的典型值也因型号而异，在不同温度和频率下有不同的表现。

4.6 时钟输出规格

不同输出类型（LVPECL/2VPECL、LVDS、LVCMOS）的时钟输出在频率、抖动、电压等方面都有相应的规格要求。例如，LVDS 输出的最大频率可达 1080 MHz，差分输出电压在特定条件下为 250 至 450 mV；LVPECL 输出的最大频率也为 1080 MHz，输出电压和摆幅等也有相应的规定。

5. 典型性能特性

通过一系列图表展示了该系列产品的典型性能特性，包括不同输出类型的 VOD 与频率的关系、时钟通道延迟噪声地板与频率的关系、时钟输出噪声地板与频率的关系等。这些特性有助于工程师在设计过程中更好地了解器件的性能，进行合理的参数选择和优化。

6. 应用设计要点

6.1 系统级布局

在典型的时钟应用中，需要合理连接外部电路。例如，将主参考时钟输入连接到 CLKin0/0，副参考时钟连接到 CLKin1/1，VCXO 连接到 OSCin/OSCin* 端口。PLL2 的环路滤波器可由三个外部组件实现两个低阶极点，根据需要还可使用内部集成组件实现 3rd 或 4th 阶极点；PLL1 的环路滤波器则必须使用外部组件。同时，要注意电源引脚的连接和电源管理，将时钟输出的电源引脚连接到专用电源平面，其他电源引脚连接到另一个电源平面。

6.2 环路滤波器设计

每个 PLL 都需要一个专用的环路滤波器，PLL1 的环路滤波器带宽应控制在 10 Hz 至 200 Hz，以抑制系统或输入时钟的噪声；PLL2 的环路滤波器带宽应设计在 50 kHz 至 200 kHz 范围内，以充分利用内部 VCO 的低带内相位噪声和低高频偏移相位噪声特性。设计环路滤波器时，要考虑参考时钟的相位噪声、VCXO 相位噪声和相位检测器频率等因素，可参考 National 的 Clock Conditioner Owner’s Manual 和使用 Clock Design Tool 进行模拟设计。

6.3 电源供应和热管理

为了保证器件的性能和可靠性，要采用合适的电源供应技术。建议将时钟输出的电源引脚连接到专用电源平面，其他电源引脚连接到另一个电源平面。同时，由于该系列器件的功耗可能较高，需要注意热管理，将芯片的管芯温度限制在 125 °C 以下。可通过在 PCB 上设计热焊盘和多个过孔连接到接地层，以及在 PCB 另一侧设计铜面积较大的区域作为散热片等方式来提高散热效果。

6.4 晶体振荡器实现

该系列产品支持使用外部晶体实现离散振荡器。在选择晶体时，需要根据电路的负载电容要求来确定晶体的负载电容值。负载电容由调谐电容、OSCin 端口的输入电容和 PCB 寄生电容组成。同时，要注意晶体的等效串联电阻（ESR）和功耗能力，确保振荡器电路能够正常启动和稳定工作。

6.5 时钟输出端接和使用

为了实现最佳的相位噪声和抖动性能，在终端时钟驱动器时，要遵循传输线理论，进行良好的阻抗匹配，防止反射。不同类型的时钟驱动器（如 LVDS、LVPECL）需要提供适当的负载，接收器需要偏置到其指定的直流偏置电平（共模电压）。对于不同的耦合方式（DC 耦合、AC 耦合）和操作模式（差分操作、单端操作），需要采用不同的端接方法，如 DC 耦合的 LVDS 驱动器需要用 100 Ω 电阻端接到接收器附近，AC 耦合的 LVPECL 驱动器需要用 120 Ω 发射极电阻提供接地直流路径等。

7. 编程与配置

7.1 寄存器编程

LMK040xx 器件使用多个 32 位寄存器进行编程，每个寄存器由 4 位地址字段和 28 位数据字段组成。编程时，数据按 MSB 优先的顺序在 CLK 信号的上升沿时钟输入，最后通过 LE 信号的跳变将数据锁存到所选寄存器中。为了实现正确的频率校准，需要在编程寄存器 15 之前确保 OSCin 端口有有效信号输入；当 PLL2_R 计数器或 OSCin 端口信号发生变化时，需要重新加载寄存器 15 以激活频率校准过程。

7.2 推荐编程顺序

推荐的编程顺序是先将寄存器 R7 的复位位设置为 1，确保器件处于默认状态；然后根据需要编程寄存器 R0 至 R4，配置时钟输出；接着将寄存器 R5、R6、R8 至 R10 编程为默认值；再编程寄存器 R11 配置参考时钟输入，寄存器 R12 配置 PLL1，寄存器 R13 至 R15 配置 PLL2 参数、晶体模式选项和全局功能；最后编程寄存器 R15。

7.3 寄存器功能

不同的寄存器控制着器件的不同功能，如寄存器 R0 至 R4 控制五个时钟输出的相关参数（分频、延迟、使能等），寄存器 R11 控制 PLL1 参考时钟的输入类型、选择模式和 LOS 检测等，寄存器 R12 配置 PLL1 的电荷泵增益、极性和计数器值等，寄存器 R13 控制晶体振荡器选项、Fout 使能、全局时钟使能等，寄存器 R14 配置 PLL2 参考输入频率和 LD 引脚输出选择等，寄存器 R15 配置 PLL2 的计数器值、电荷泵增益和 VCO 分频等。

8. 总结

LMK04000 系列低噪声时钟抖动清除器凭借其先进的级联 PLL 架构、超低的 RMS 抖动性能、多种输出类型和灵活的配置选项，为各种对时钟精度要求较高的应用提供了优秀的解决方案。在设计过程中，工程师需要充分了解其电气特性、典型性能特性和应用设计要点，合理进行系统布局、环路滤波器设计、电源供应和热管理等方面的工作，同时正确进行器件的编程和配置，以确保系统的性能和稳定性。

大家在使用 LMK04000 系列产品的过程中，有没有遇到一些特别的问题或者有什么独特的设计经验呢？欢迎在评论区分享交流！