深入解析CDCM61002：高性能时钟发生器的卓越之选

在电子设计领域，时钟发生器扮演着至关重要的角色，它为各种电路系统提供稳定、精确的时钟信号，确保系统的正常运行。今天，我们将深入探讨德州仪器（TI）的CDCM61002，一款高度通用的低抖动频率合成器，看看它有哪些独特的特性和优势。

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一、产品概述

CDCM61002是一款能够产生两个低抖动时钟输出的频率合成器，可在低电压正发射极耦合逻辑（LVPECL）、低电压差分信号（LVDS）或低电压互补金属氧化物半导体（LVCMOS）输出之间进行选择。它可以接受低频晶体或LVCMOS输入，适用于各种有线和数据通信应用，如SONET、以太网、光纤通道、串行ATA和HDTV等。

二、关键特性

输入特性

• 参考输入：支持一个晶体/LVCMOS参考输入，输入频率范围为21.875 MHz至28.47 MHz，常见的输入频率包括24.8832 MHz、25 MHz和26.5625 MHz。
• 片上VCO：片上VCO的工作频率范围为1.75 GHz至2.05 GHz，为输出频率的生成提供了稳定的基础。

输出特性

• 输出类型：提供2x输出，可通过引脚在LVPECL、LVDS或2-LVCMOS之间进行选择，工作电压为3.3 V，同时还提供LVCMOS旁路输出。
• 输出频率：输出频率可通过单个输出分频器选择为/1、/2、/3、/4、/6、/8，支持多种常见的LVPECL/LVDS和LVCMOS输出频率，输出频率范围为43.75 MHz至683.264 MHz。
• 低抖动性能：高性能PLL核心，对于625-MHz LVPECL输出，相位噪声典型值为–146 dBc/Hz（5-MHz偏移），随机抖动典型值为0.509 ps RMS（10 kHz至20 MHz）。
• 输出占空比校正：输出占空比校正为50%（± 5%），LVPECL输出的输出偏斜低至20 ps。

控制特性

• 分频器编程：通过控制引脚进行分频器编程，包括两个用于预分频器/反馈分频器的引脚、三个用于输出分频器的引脚和两个用于输出选择的引脚。
• 芯片使能控制：提供芯片使能控制引脚，方便对设备进行控制。

其他特性

• 电源和温度范围：采用3.3-V核心和I/O电源，工作温度范围为–40°C至+85°C。
• 封装和ESD保护：采用5-mm × 5-mm、32引脚的QFN（RHB）封装，ESD保护超过2 kV（HBM）。

三、功能模块详解

锁相环（PLL）

CDCM61002包含一个片上锁相环和片上VCO。PLL由晶体输入接口、相位频率检测器（PFD）、电荷泵、片上环路滤波器以及预分频器和反馈分频器组成。PLL由片上低压差（LDO）线性稳压器供电，通过将敏感的模拟电源与数字电源分开供电，提供了对外部电源噪声的隔离。REG_CAP1和REG_CAP2引脚应分别通过10-μF电容器接地，以确保稳定性。

晶体输入接口

建议输入晶体采用基模振荡模式和并联谐振电路。晶体负载电容对于确保晶体在预期参数内振荡至关重要。CDCM61002采用Colpitts振荡器电路，晶体的一个引脚连接到XIN引脚，另一个引脚接地。在计算离散电容组件的值时，需要考虑所有电容源。为了最小化晶体的频率误差，应尽量减小额定负载电容和实际负载电容之间的差异，并使用低牵引能力的晶体。

相位频率检测器（PFD）

PFD接收来自输入接口和反馈分频器的输入，根据两个输入之间的相位和频率差异产生输出。PFD输入的允许频率范围为21.875 MHz至28.47 MHz。

电荷泵（CP）

电荷泵由PFD控制，根据PFD的指令对片上环路滤波器的积分部分进行充电或放电。积分和滤波后的电荷泵电流通过片上环路滤波器转换为电压，驱动内部VCO的控制电压节点。电荷泵电流预设为224 μA，不可更改。

片上PLL环路滤波器

片上有源环路滤波器拓扑对应于PFD频率范围为21.875 MHz至28.47 MHz、电荷泵电流为224 μA时的400 kHz PLL带宽。

预分频器和反馈分频器

VCO输出经过预分频器和反馈分频器，这两个分频器根据控制引脚的设置进行设置，以确保VCO频率和PFD频率在指定范围内。

片上VCO

CDCM61002包含一个基于LC振荡器的片上VCO，具有低相位噪声，频率范围为1.75 GHz至2.05 GHz。VCO需要进行校准以确保在有效设备工作条件下正常运行。在设备上电后的首次初始化或通过RSTN引脚进行设备复位时，会在16,384 × 参考输入时钟周期后启动VCO校准序列，校准大约需要20 μs。

输出分频器

预分频器的输出也连接到输出分频器，输出分频器可以根据控制引脚进行设置。

输出缓冲器

每个输出缓冲器可以设置为LVPECL、LVDS或2x LVCMOS，OSC_OUT是一个LVCMOS输出，可用于监测输入晶体的负载情况，以确保晶体频率误差最小。在VCO校准期间，输出缓冲器被禁用，校准完成后才启用。

四、应用信息

启动时间估计

CDCM61002的启动时间可以根据参考时钟周期、电源上升时间、参考启动时间、内部延迟时间、VCO校准时间和PLL锁定时间等参数进行估计。

功率考虑

根据不同的配置，CDCM61002的电流消耗会有所不同。可以通过计算各个模块的电流消耗来估计整个设备的功率消耗。

热管理

由于CDCM61002的功率消耗可能较高，需要注意热管理。为了确保可靠性和性能，芯片温度应限制在最高+125°C。设备封装具有暴露的散热垫，可提供主要的散热路径，PCB上应设计包含多个过孔连接到接地平面的热焊盘图案，以最大化散热效果。

电源滤波

PLL-based频率合成器对电源噪声非常敏感，因此需要采取措施减少系统电源的噪声。使用滤波电容消除电源的低频噪声，旁路电容为高频噪声提供低阻抗路径，并防止电源系统受到感应波动的影响。建议在每个电源引脚附近添加高频旁路电容，并采用短回路布局以减少电感。

输出端接

• LVPECL端接：LVPECL输出为开放发射极，需要适当的偏置和端接以确保设备正常运行和信号完整性。可以使用Thevenin等效电路进行端接，建议将所有电阻组件靠近驱动器端或接收器端放置。
• LVDS端接：LVDS输出的正确端接是在接收器端的两个输出之间使用100 Ω电阻。可以使用直流耦合或交流耦合端接，同样建议将电阻组件靠近驱动器端或接收器端放置。
• LVCMOS端接：对于LVCMOS驱动器，串联端接是一种常用的技术，建议在驱动器附近放置一个串联电阻，使驱动器阻抗和串联电阻之和接近传输线阻抗（通常为50 Ω）。

五、总结

CDCM61002以其低抖动、高性能、灵活的输出配置和易于配置的特点，成为高端数据通信应用中时钟驱动的理想选择。无论是在SONET、以太网、光纤通道还是其他领域，它都能为系统提供稳定、精确的时钟信号。在实际应用中，工程师需要根据具体需求合理配置设备参数，并注意电源滤波、热管理和输出端接等问题，以确保设备的最佳性能。你在使用类似时钟发生器的过程中遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。