解析ICS9FG104E：PCIe Gen1/2、USB3.0等应用的频率发生器利器

在电子设计领域，频率发生器对于确保系统的稳定运行至关重要。今天我们要深入探讨的是瑞萨（Renesas）的ICS9FG104E频率发生器，它专为PCIe Gen1/2、USB3.0、QPI及SATA等应用而设计，具备诸多出色特性。

文件下载：9FG104EFLFT.pdf

一、产品概述

ICS9FG104E能够提供4对差分HCSL输出，可用于驱动PCIe Gen1/2、SATA和USB3.0设备。它既可以使用14.31818 MHz或25 MHz的晶体，也能由参考输入时钟驱动，而不依赖晶体。该发生器输出的周期抖动小于50 ps，输出间的偏斜小于35 ps，能满足多种高频应用对信号稳定性的要求。

二、推荐应用场景

ICS9FG104E适用于CPU、PCIe Gen1/2、SATA和USB3.0的频率生成。在这些应用中，它能为系统提供稳定、精确的时钟信号，保障数据传输的准确性和高效性。

三、输出特性

3.1 输出类型

• 具备4对HCSL差分输出，这种输出类型能够提供较强的驱动能力和抗干扰能力。
• 有1个3.3V的REF输出，其频率根据晶体选择为14.318M或25M。

四、产品特性与优势

4.1 频率生成能力

可从14.318MHz或25MHz生成常用频率，满足不同系统对时钟频率的需求。

4.2 输入灵活性

支持晶体或参考输入两种方式，方便工程师根据实际设计需求进行选择。

4.3 输出性能

提供4对0.7V电流模式的HCSL输出对，支持100MHz的Serial - ATA。

4.4 扩频功能

具备两种扩频模式：-0.5%下扩频和+/-0.25%中心扩频，可有效降低电磁干扰（EMI）。31.5KHz的扩频调制速率，能通过USB3兼容性测试。

4.5 电源管理

未使用的输出可以在驱动或高阻状态下禁用，便于进行电源管理。

4.6 工业级版本

有I - temp版本可供选择，支持嵌入式应用，适应更广泛的工作温度范围。

五、关键规格参数

5.1 抖动与偏斜

• 周期抖动小于50ps，确保时钟信号的稳定性。
• PCIe Gen1/2的相位抖动小于3ps rms，输出间偏斜小于35 ps。

  5.2 频率精度

  输出时钟的频率精度为+/-300 ppm，在扩频关闭时所有输出频率的精度为+/-50ppm。

六、引脚配置与说明

6.1 引脚配置表

XIN/CLKIN	1		28 VDDA
X2	2		27 GNDA
VDD	3		26 IREF
GND	4		25 vFS0
REFOUT	5		24 vFS1
vFS2	6		23 DIF_0
DIF_3	7		22 DIF_0#
DIF_3#	8		21 VDD
VDD	9	9FG104E	20 GND
GND 10			19 DIF_1
DIF_2 11			18 DIF_1#
DIF_2# 12			17 ^SEL14M_25M#
SDATA 13			16 vSPREAD
SCLK 14			15 DIF_STOP#

6.2 引脚功能说明

不同引脚具有不同的功能，如XIN/CLKIN为晶体输入或参考时钟输入，VDD为电源引脚，DIF输出为时钟信号输出等。部分引脚带有内部上拉或下拉电阻，在设计时需要注意。例如，^SEL14M_25M#引脚有内部120kohm上拉电阻，用于选择14.31818 MHz或25 Mhz输入频率。

七、电气特性

7.1 绝对最大额定值

了解器件的绝对最大额定值对于确保其安全可靠运行至关重要。例如，3.3V电源电压最大为4.6V，存储温度范围为-65°C至150°C等。超出这些额定值可能会导致器件永久性损坏。

7.2 电气参数

在不同的工作条件下，器件的电气参数有所不同。如REF输出在特定条件下的输出高电压、低电压、上升时间、下降时间等参数，以及差分输出的相位抖动、电压范围等参数。这些参数决定了器件在实际应用中的性能表现。

八、SMBus串行接口信息

ICS9FG104E支持SMBus串行接口，可通过该接口进行读写操作。

8.1 写入操作

控制器发送起始位、写入地址、起始字节位置、字节计数等信息，IDT时钟会对每个步骤进行确认，最后发送停止位完成写入。

8.2 读取操作

控制器先发送写入相关信息，然后发送单独的起始位和读取地址，IDT时钟发送数据字节计数和数据，控制器进行确认并发送非确认位和停止位完成读取。

九、DIF输出控制

9.1 DIF_STOP#断言

当DIF_STOP#引脚被断言（从'1'到'0'）时，根据SMBus DIF_STOP三态位的编程状态，DIF输出会停止在特定状态或被三态化，方便进行电源管理和信号控制。

9.2 DIF_STOP#解断言

当DIF_STOP#引脚解断言（从'0'到'1'）时，所有停止的DIF输出将无干扰地恢复。如果控制寄存器的三态位编程为'1'，停止的DIF输出将在DIF_Stop#解断言后的15nS内被驱动至高电平，电压大于200mV。

十、差分路由与封装信息

10.1 差分路由

文档给出了不同应用场景下的差分路由建议，如到PCI Express连接器、下游设备等的路由长度和阻抗要求。合理的差分路由设计有助于减少信号干扰和损耗。

10.2 封装信息

ICS9FG104E有28 - SSOP和28 - TSSOP两种封装形式，文档详细给出了封装的尺寸信息，方便工程师进行PCB布局设计。

综上所述，ICS9FG104E频率发生器以其丰富的功能、出色的性能和灵活的配置方式，为PCIe Gen1/2、USB3.0等应用提供了可靠的时钟解决方案。在实际设计中，工程师需要根据具体应用需求，合理选择输入方式、配置输出参数，并遵循电气特性和引脚要求进行设计，以充分发挥该器件的优势。大家在使用过程中遇到过哪些挑战呢？欢迎在评论区分享交流。