CDCE(L)925：灵活低功耗LVCMOS时钟发生器的技术剖析

引言

在当今电子设备高度集成化和高速化的背景下，时钟发生器作为关键的基础部件，其性能和灵活性直接影响着整个系统的稳定性和功能实现。CDCE(L)925作为一款低功耗、高性能的可编程时钟发生器，凭借其丰富的功能和良好的性能表现，在众多领域得到了广泛应用。本文将深入剖析CDCE(L)925的特点、功能、应用以及相关设计要点，希望能为电子工程师们在实际设计中提供有价值的参考。

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产品概述

CDCE925和CDCEL925属于可编程时钟发生器家族，它们能够从单个输入频率生成多达五个输出时钟。CDCE925支持3.3V和2.5V的输出电源，而CDCEL925则采用1.8V的输出电源，以满足不同应用场景的需求。其输入可以接受外部晶体或LVCMOS时钟信号，具有出色的灵活性。同时，这些器件具有低噪声PLL核心，能够有效减少时钟信号的抖动，为系统提供稳定的时钟源。

核心特性亮点

1. 丰富的输出配置：CDCE(L)925属于可编程时钟发生器家族的一员，提供了多种不同的PLL和输出配置选项。CDCEx913是1PLL、3输出，CDCEx925有2PLL、5输出以及3PLL、7输出等不同版本，而CDCEx949更是达到了4PLL、9输出。这种多样化的配置可以满足不同系统对时钟输出数量和功能的需求。
2. 可编程性强：具备系统内可编程性和EEPROM存储功能。其支持通过串行可编程的易失性寄存器进行配置，同时还能利用非易失性EEPROM存储客户设置，方便在不同应用场景下快速调整和保存配置。而且每个输出都能在系统内编程设置为高达230MHz的任意时钟频率，使用起来非常灵活。
3. 灵活的输入时钟接口：输入时钟设计十分灵活，支持多种输入方式。可使用外部晶体，晶体频率范围为8MHz至32MHz；还集成了片上VCXO，其拉动范围可达±150ppm；也能接受单端LVCMOS高达160MHz的时钟信号。
4. 低噪声与高精度：采用低噪声PLL核心，PLL环路滤波器组件集成在芯片内部，能够有效降低时钟信号的抖动。典型的周期抖动仅为60ps，为系统提供高精度的时钟信号，确保系统的稳定运行。
5. 独立输出电源引脚：不同型号的器件具有独立的输出电源引脚，CDCE925提供3.3V和2.5V的输出电源选项，而CDCEL925则采用1.8V输出电源，满足了不同电平要求的应用场景。
6. 灵活的时钟驱动控制：配备三个用户可定义的控制输入（S0/S1/S2），可以用于选择扩展频谱时钟（SSC）、进行频率切换、启用输出或执行电源管理等操作，方便用户根据实际需求对时钟输出进行灵活控制。
7. 多领域应用支持：能够为视频、音频、USB、IEEE1394、RFID、蓝牙、WLAN、以太网和GPS等多种应用生成高精度时钟。同时，还能生成与TI的DaVinci、OMAP、DSPs等处理器配合使用的常用时钟频率，具有广泛的适用性。
8. 低功耗与宽温度范围：采用1.8V的器件电源供电，功耗较低。并且能够在-40°C至85°C的宽温度范围内稳定工作，适应不同的工作环境。

引脚配置与功能

CDCE(L)925采用16引脚的TSSOP封装，其引脚配置涵盖了电源、输入、输出和控制等多个方面。以下是一些关键引脚的功能介绍：

引脚名称	引脚编号	类型	描述
GND	5, 12	G	接地引脚，为芯片提供稳定的接地参考。
SCL/S2	14	I	既可以作为串行时钟输入（SCL，默认配置），也可以作为用户可编程的控制输入（S2），采用LVCMOS电平，内部有上拉电阻。
SDA/S1	15	I/O	是双向串行数据输入/输出引脚（SDA，默认配置），同时也可作为用户可编程的控制输入（S1），采用LVCMOS电平，内部有上拉电阻。
S0	2	I	用户可编程的控制输入引脚，采用LVCMOS电平，内部有上拉电阻。
VCtrl	4	I	VCXO控制电压引脚，当不使用VCXO功能时，可以悬空或上拉。
VDD	3	P	为芯片提供1.8V的电源供电。
VDDOUT	6, 9	P	CDCEL925的输出电源为1.8V，而CDCE925的输出电源为3.3V或2.5V，为输出时钟信号提供合适的电源。
Xin/CLK	1	I	可以通过SDA/SCL总线选择作为晶体振荡器输入或LVCMOS时钟输入。
Xout	16	O	晶体振荡器输出引脚，当不使用时可以悬空或上拉。
Y1 - Y5	7 - 13	O	提供LVCMOS输出的时钟信号。

通过对这些引脚的合理配置和使用，可以实现对CDCE(L)925的各种功能控制和时钟输出。

规格参数详解

绝对最大额定值

在实际设计中，必须严格遵守器件的绝对最大额定值，以避免对器件造成永久性损坏。例如，电源电压VDD的范围为 -0.5V至2.5V，输入电压VI和输出电压VO的范围为 -0.5V至VDD + 0.5V等。超出这些额定值可能导致器件无法正常工作，甚至损坏。

ESD 额定值

该器件具有一定的静电放电（ESD）防护能力，人体模型（HBM）的ESD额定值为±2000V，充电器件模型（CDM）的ESD额定值为±1500V。在使用和处理器件时，需要采取适当的防静电措施，以防止ESD对器件造成损害。

推荐工作条件

为了确保器件性能的稳定和可靠，需要在推荐的工作条件下使用。例如，器件的电源电压VDD推荐为1.7V至1.9V，输出电源电压VDDOUT对于CDCE925为2.3V至3.6V，对于CDCEL925为1.7V至1.9V。同时，输入电压、输出电流、负载电容等参数也都有相应的推荐范围。在实际应用中，应尽量使器件工作在这些推荐条件下。

电气特性

器件的电气特性包括电源电流、输出电压、抖动、偏斜等参数。了解这些特性有助于评估器件在不同工作条件下的性能表现。例如，在所有输出关闭、CLK频率为27MHz、VCO频率为135MHz、输出频率为27MHz且所有PLL开启的情况下，电源电流IDD典型值为20mA；而在无负载、所有输出开启、输出频率为27MHz时，CDCE925的输出电源电流IDDOUT（VDDOUT = 3.3V）为2mA，CDCEL925的输出电源电流IDDOUT（VDDOUT = 1.8V）为1mA。

EEPROM 规格

EEPROM 用于存储用户的配置信息，其编程周期可达100至1000次，数据保留时间长达10年。这使得用户可以方便地对器件进行个性化配置，并长期保存这些配置信息。

时序要求

对于CLK输入和SDA/SCL总线，都有相应的时序要求。例如，CLK输入的频率范围在PLL旁路模式下为0至160MHz，在PLL模式下为8至160MHz；SCL时钟频率在标准模式下为0至100kHz，在快速模式下为0至400kHz等。在设计系统时，必须确保输入信号的时序符合这些要求，以保证器件的正常通信和工作。

详细功能描述

整体架构与工作原理

CDCE(L)925基于模块化的PLL架构，通过内部的PLL对输入时钟信号进行处理，生成所需的输出时钟信号。其内部的PLL支持扩展频谱时钟（SSC）技术，通过中心扩展或向下扩展时钟的方式，有效减少电磁干扰（EMI）。同时，根据PLL频率和分频器设置，内部环路滤波器组件会自动调整，以实现高稳定性和优化的抖动传输特性。

控制终端设置

器件具有三个用户可定义的控制终端（S0、S1和S2），可以对其进行编程，实现多种控制功能。例如，可以用于选择SSC的类型和幅度、在两个用户定义的频率之间进行切换、控制输出状态（如输出配置和电源管理）等。用户最多可以预定义八种不同的控制设置，通过这些设置可以方便地对器件的工作状态进行灵活调整。

默认设备设置

器件的内部EEPROM预先配置为默认设置，在默认情况下，输入频率会直接通过输出。这样可以使器件在无需额外编程的情况下即可开始工作。用户可以通过串行SDA/SCL接口对器件进行重新编程，以满足不同的应用需求。

SDA/SCL 串行接口

CDCE(L)925作为一个从属设备，通过2线串行SDA/SCL总线进行通信，与SMBus或I2C规范兼容。它支持标准模式（最高100kbps）和快速模式（最高400kbps）的传输，并支持7位寻址。SDA/S1和SCL/S2引脚具有双重功能，在默认配置下作为SDA/SCL串行编程接口使用，也可以通过更改EEPROM的设置将其重新配置为通用控制引脚。

数据协议

器件支持字节写入、字节读取、块写入和块读取等操作。在字节写入和读取操作中，系统控制器可以单独访问指定的字节；在块写入和读取操作中，字节会按照从低到高的顺序依次访问，并且可以在任意完整字节传输完成后停止。在进行EEPROM写入周期时，需要注意相关的操作顺序和状态监测，确保数据正确写入。

设备功能模式

SDA/SCL 硬件接口

多个器件可以连接到SDA/SCL串行接口总线上，但如果连接的器件较多，可能需要降低总线速度（最高为400kHz）。上拉电阻（RP）的选择需要根据电源电压、总线电容和连接的器件数量来确定，推荐值为4.7kΩ，以满足输出级在VOLmax = 0.4V时至少3mA的吸收电流要求。

编程方法

通过特定的命令代码和协议，可以对器件进行编程设置。例如，通过设置命令代码的不同位来区分块读取/写入操作和字节读取/写入操作，并指定相应的字节偏移量。TI还提供了Pro - Clock软件，方便用户快速进行所有设置，并自动计算出优化性能和最低抖动所需的值。

应用与设计要点

典型应用场景

CDCE(L)925在许多领域都有广泛的应用，例如在D - TVs、STBs、IP - STBs、DVD播放器和记录器、打印机等设备中，它可以为这些设备提供稳定的时钟信号，确保设备的正常运行。在千兆以太网交换机应用中，它可以替代晶体和晶体振荡器，减少设备的体积和成本，提高系统的集成度。

设计要求与步骤

扩展频谱时钟（SSC）设计

SSC技术可以将发射能量分散到更宽的带宽上，从而降低时钟分配网络的发射电平，减少电磁干扰。在设计时，需要考虑调制幅度（%）、调制频率（>20kHz）、调制形状（三角形）以及中心扩展/向下扩展（±或 -）等多个控制参数。

PLL 频率规划

根据输入频率（fIN）和所需的输出频率（fOUT），可以通过公式 (f{OUT }=frac{f{IN}}{ Pdiv } × frac{N}{M}) 来计算输出频率，其中M（1至511）和N（1至4095）是PLL的乘数/除数，Pdiv（1至127）是输出分频器。同时，每个PLL的目标VCO频率（fvco）可以通过公式 (f{VCO}=f{IN} × frac{N}{M}) 计算。在实际设计中，还需要根据相关条件计算出P、Q、R和N'等参数，这些参数可以在使用TI Pro - Clock软件时自动计算得出。

晶体振荡器启动

当CDCE(L)925作为晶体缓冲器使用时，晶体振荡器的启动时间通常比内部PLL的锁定时间长。例如，对于一个27MHz的晶体输入和8pF的负载电容，晶体的启动时间大约为250μs，而PLL的锁定时间大约为10μs。在设计时，需要考虑这一特性，确保系统能够稳定启动。

频率调整与VCXO控制

可以通过VCXO控制输入VCtrl对CDCE(L)925的输出频率进行调整，以满足不同媒体和应用的需求。如果使用PWM调制信号作为VCXO的控制信号，则需要外部滤波器进行处理。

未使用输入和输出的处理

如果不需要VCXO拉动功能，Vctrl引脚应悬空；所有其他未使用的输入应设置为GND；未使用的输出应悬空。如果某个输出块不使用，建议将其禁用，但仍然建议为第二个输出块提供电源，以确保系统的稳定性。

XO和VCXO模式切换

在从晶体振荡器（XO）模式切换到VCXO模式时，需要注意内部电容的不同要求。推荐的切换步骤为：首先在XO模式下将Vctrl设置为Vdd/2；然后从XO模式切换到VCXO模式；最后编程内部电容，使输出频率达到0ppm。

电源供应与布局建议

电源供应

在使用外部参考时钟时，应先驱动XIN/CLK引脚，再使VDD电压上升，以避免输出不稳定的风险。如果先施加VDDOUT电压，建议在VDDOUT电压上升之前将VDD引脚拉至GND。同时，器件具有电源上电控制功能，连接到1.8V电源，在1.8V电源达到足够的电压水平之前，器件将保持禁用状态。

布局要点

当将CDCE925用作晶体缓冲器时，晶体单元的布局对VCXO的拉动范围有影响。应将晶体尽可能靠近器件放置，确保从晶体端子到XIN和XOUT的布线长度相同。在晶体和连接到器件的布线区域下，应尽量避免布线其他信号线，以减少噪声耦合。此外，为了满足某些晶体的负载电容规格，可能需要添加额外的分立电容器，并将其尽可能靠近器件放置，且相对于XIN和XOUT对称。

总结

CDCE(L)925以其丰富的功能、灵活的配置和良好的性能，成为电子系统中时钟设计的理想选择。在实际设计过程中，电子工程师们需要充分了解其特性、规格和应用要点，合理配置引脚和参数，注意电源供应和布局设计，以确保系统能够稳定、高效地运行。同时，随着电子技术的不断发展，我们也期待CDCE(L)925在更多的应用场景中发挥更大的作用。你在使用CDCE(L)925或者其他类似时钟发生器的过程中，遇到过哪些有趣的问题或挑战呢？欢迎在评论区分享交流。