CDCE925与CDCEL925：灵活低功耗LVCMOS时钟发生器的设计利器

一、引言

在电子系统设计中，时钟信号犹如系统的心跳，稳定而精确的时钟对于各种设备的正常运行至关重要。CDCE925和CDCEL925作为德州仪器（TI）推出的可编程时钟发生器，以其灵活的配置、低功耗以及对电磁干扰（EMI）的有效控制，成为众多应用场景中的理想选择。本文将深入剖析这两款器件的特性、应用及设计要点，为电子工程师们提供全面的技术参考。

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二、产品概述

2.1 产品系列定位

CDCE925和CDCEL925属于可编程时钟发生器家族的一员。该家族根据PLL数量和输出数量的不同有多种型号可供选择，如CDCEx913（1PLL，3输出）、CDCEx925（2PLL，5输出）、CDCEx925（3PLL，7输出）、CDCEx949（4PLL，9输出）。

2.2 基本功能

它们是基于模块化PLL的低成本、高性能、可编程时钟合成器、乘法器和除法器。能够从单个输入频率生成多达五个输出时钟，每个输出都可以在系统中编程为高达230MHz的任意时钟频率，使用最多两个独立可配置的PLL。

三、产品特性详解

3.1 灵活性

• 输入时钟配置灵活：支持外部晶体（8MHz至32MHz）和单端LVCMOS（最高160MHz）作为输入时钟源。内部集成了可调节负载电容（0至20pF），在使用晶体输入时，芯片上的负载电容能够满足大多数应用需求。还提供了可选的片上VCXO，其拉动范围可达±150ppm，可将输出频率同步到外部控制信号（如PWM信号）。
• 输出频率自由选择：输出频率可在高达230MHz的范围内自由选择，满足不同应用场景的时钟需求。
• 控制输入可编程：具备三个用户可定义的控制输入（S0/S1/S2），可用于SSC选择、频率切换、输出使能、电源关闭等多种功能，用户可以预定义多达八种不同的控制设置。

3.2 低功耗设计

• 独立输出电源引脚：CDCE925的输出电源引脚（VDDOUT）支持3.3V和2.5V，而CDCEL925为1.8V，这种独立的输出电源引脚设计有助于降低功耗，提高电源效率。
• 低静态电流：在不同工作模式下，如所有输出关闭、PLL开启等，器件的静态电流较低，例如在所有输出关闭，fCLK = 27MHz，fVCO = 135MHz，fOUT = 27MHz且所有PLL开启时，IDD电流仅为20mA。

3.3 低噪声性能

采用低噪声PLL核心，PLL环路滤波器组件集成在芯片内部，有效降低了时钟信号的抖动。典型的周期抖动仅为60ps，确保了输出时钟信号的稳定性和精确性。

3.4 可编程性

• 非易失性EEPROM：支持非易失性EEPROM编程，可将用户设置存储在EEPROM中。器件预设为工厂默认配置，在安装到PCB之前或通过系统内编程时都可以重新编程为不同的应用配置。所有设备设置均可通过SDA/SCL总线（两线串行接口）进行编程。
• 用户可配置寄存器：时钟输入、控制引脚、PLL和输出级都可由用户通过SDA/SCL总线手动写入设备寄存器进行配置，也可以使用TI Pro - Clock软件轻松编程。该软件能够自动计算优化性能和最低抖动所需的值。

3.5 其他特性

• 支持SSC功能：所有PLL均支持扩频时钟（SSC），可采用中心扩展或向下扩展时钟方式，有效降低电磁干扰（EMI）。
• 宽温度范围：工作温度范围为 - 40°C至85°C，适用于各种恶劣的工业和消费电子环境。

四、引脚配置与功能

4.1 引脚布局

CDCE925和CDCEL925采用16引脚TSSOP封装，其引脚布局清晰合理，便于PCB布局。主要引脚包括电源引脚（VDD、VDDOUT）、输入引脚（Xin/CLK、SCL/S2、SDA/S1、S0、VCtrl）和输出引脚（Y1 - Y5）等。

4.2 引脚功能说明

• 电源引脚：VDD为设备提供1.8V电源；VDDOUT为输出提供电源，CDCE925为3.3V或2.5V，CDCEL925为1.8V。
• 输入引脚：Xin/CLK用于输入外部晶体或LVCMOS时钟信号；SCL/S2和SDA/S1在默认配置下作为SDA/SCL串行编程接口，也可通过设置EEPROM配置为控制引脚S1和S2；S0为用户可编程控制输入引脚；VCtrl为VCXO控制电压输入引脚。
• 输出引脚：Y1 - Y5为LVCMOS输出引脚，可输出不同频率的时钟信号。

五、规格参数

5.1 绝对最大额定值

在使用过程中，需要注意器件的绝对最大额定值，如电源电压（VDD）范围为 - 0.5V至2.5V，输入电压（VI）和输出电压（VO）范围为 - 0.5V至VDD + 0.5V等。超过这些额定值可能会导致器件永久性损坏。

5.2 ESD评级

器件具有一定的静电放电（ESD）耐受能力，人体模型（HBM）的ESD评级为±2000V，带电设备模型（CDM）的ESD评级为±1500V。在操作过程中，仍需采取适当的防静电措施，以确保器件的可靠性。

5.3 推荐工作条件

推荐的工作条件包括电源电压、输入电压阈值、输出电流等。例如，VDD的推荐工作电压为1.7V至1.9V（CDCEL925）或2.3V至3.6V（CDCE925），VIL（LVCMOS低电平输入电压）为0.3 × VDD，VIH（LVCMOS高电平输入电压）为0.7 × VDD等。

5.4 电气特性

详细的电气特性包括电源电流、输出电压、抖动、偏斜等参数。例如，在不同输出电源电压和负载条件下，输出电压（VOH和VOL）会有所不同；周期抖动（tjit(per)）和周期到周期抖动（tjit(cc)）在不同的PLL切换模式下也有相应的数值范围。

5.5 EEPROM规格

EEPROM的编程周期最少为100次，数据保留时间为10年，确保了用户设置的长期稳定性。

5.6 时序要求

对CLK_IN和SDA/SCL的时序要求有明确规定，如CLK输入频率在PLL旁路模式下为0至160MHz，在PLL模式下为8至160MHz；SCL时钟频率在标准模式下为0至100kHz，在快速模式下为0至400kHz等。

六、详细功能描述

6.1 控制终端设置

CDCEx925的三个用户可定义控制终端（S0、S1、S2）提供了丰富的控制功能。可以用于选择扩频时钟的类型和幅度、在两个用户定义的频率之间切换、控制输出状态和电源关闭等。用户可以根据实际需求预定义多达八种不同的控制设置。

6.2 默认设备设置

内部EEPROM预设了默认配置，输入频率直接通过输出，使得设备在无需额外编程步骤的情况下也能在默认模式下正常工作。默认设置在电源供电后或电源关闭/开启序列后生效，直到用户将其重新编程为不同的应用配置。

6.3 SDA/SCL串行接口

该器件作为两线串行SDA/SCL总线的从设备，兼容流行的SMBus或I2C规范，支持标准模式（最高100kbps）和快速模式（最高400kbps）传输，并支持7位寻址。SDA/S1和SCL/S2引脚在默认配置下为SDA/SCL串行编程接口，也可通过更改EEPROM设置将其重新编程为通用控制引脚。

6.4 数据协议

支持字节写入、字节读取、块写入和块读取操作。在写入操作中，数据写入内部寄存器后立即生效；在EEPROM写入周期启动时，内部SDA寄存器的数据会被写入EEPROM。在此期间，SDA/SCL总线不接受数据输入，但可以进行读取操作。

七、应用与实现

7.1 应用场景

• 视频和音频设备：如D - TVs、DVD播放器和刻录机等，为视频和音频处理提供稳定、精确的时钟信号。
• 网络设备：包括IP - STBs、WiFi设备、以太网交换机等，满足网络通信对时钟同步和稳定性的要求。
• 其他设备：如打印机、FPGA、USB控制器等，可根据不同设备的需求生成合适的时钟频率。

7.2 典型应用设计

7.2.1 晶体和振荡器替换

在千兆以太网交换机应用中，CDCEx925可以替代多个晶体和晶体振荡器，减少了元件数量，提高了系统的集成度和可靠性。

7.2.2 详细设计步骤

• 扩频时钟（SSC）设计：SSC是一种将发射能量分散到更大带宽的方法，可有效降低时钟分配网络的发射水平，从而减少电磁干扰（EMI）。在设计中，需要考虑调制幅度、调制频率和调制形状等参数。
• PLL频率规划：根据输入频率（fIN）和所需的输出频率（fOUT），使用公式 (f{OUT}=frac{f{IN}}{Pdiv}×frac{N}{M}) 计算输出频率，其中M和N为PLL的乘法/除法值，Pdiv为输出分频器。同时，要确保目标VCO频率（fVCO）在80MHz至230MHz范围内。
• 晶体振荡器启动：当用作晶体缓冲器时，晶体振荡器的启动时间通常比内部PLL锁定时间长。对于27MHz晶体输入和8pF负载，晶体启动时间约为250µs，而PLL锁定时间约为10µs。
• 频率调整：可通过VCXO控制输入（VCtrl）调整频率，若使用PWM调制信号作为VCXO的控制信号，则需要外部滤波器。
• 未使用的输入和输出处理：如果不需要VCXO拉动功能，VCtrl应悬空；所有其他未使用的输入应设置为GND；未使用的输出可以悬空。若某个输出模块不使用，建议将其禁用，但仍应提供第二个输出模块的电源。
• XO和VCXO模式切换：在从晶体振荡器模式（XO）切换到VCXO模式时，需要注意内部电容的配置。建议先将Vctrl设置为Vdd/2，然后切换模式，最后编程内部电容以获得零ppm的输出频率。

7.3 电源供应建议

在使用外部参考时钟时，应先驱动XIN/CLK，再使VDD上升，以避免输出不稳定的风险。如果VDDOUT先于VDD施加，建议将VDD拉至GND，直到VDDOUT上升。若VDD浮空时对VDDOUT供电，可能会导致VDDOUT上出现大电流。

7.4 布局设计

• 晶体布局：当用作晶体缓冲器时，晶体的放置和布线对VCXO的拉动范围有影响。晶体应尽可能靠近器件，确保晶体端子到XIN和XOUT的布线长度相同。避免在晶体及其布线区域下方布置接地平面和电源平面，同时避免在此区域布线其他信号线，以防止噪声耦合。
• 电容布局：为满足某些晶体的负载电容规格，可能需要额外的离散电容。应将这些小电容尽可能靠近器件放置，并相对于XIN和XOUT对称布置，以减少走线的电感影响。
• 其他布局要点：在时钟输出端放置串联终端电阻以改善信号完整性；使用铁氧体磁珠隔离器件电源引脚与电路板噪声源；在器件引脚附近放置旁路电容，确保宽频率范围的滤波效果。

八、总结

CDCE925和CDCEL925以其灵活的配置、低功耗、低噪声和卓越的可编程性，为电子工程师们在设计各种时钟系统时提供了强大的工具。通过深入了解其特性、规格和应用设计要点，工程师们可以充分发挥这两款器件的优势，设计出更加稳定、高效、可靠的电子设备。在实际应用中，还需根据具体需求进行合理的选型和设计优化，以确保系统的性能达到最佳状态。