深入剖析CDCE949与CDCEL949：高性能可编程时钟发生器

在电子设备的设计中，时钟信号的稳定性和灵活性至关重要。CDCE949和CDCEL949作为德州仪器（TI）推出的可编程时钟发生器，为工程师们提供了强大而灵活的解决方案。本文将深入剖析这两款器件的特性、应用及设计要点，希望能为电子工程师们在实际设计中提供有益的参考。

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一、器件概述

CDCE949和CDCEL949属于可编程时钟发生器家族，它们基于模块化PLL架构，具备低成本、高性能的特点，是可编程的时钟合成器、乘法器和除法器。这两款器件能够从单个输入频率生成多达九个输出时钟，每个输出都能在系统内编程，实现最高230MHz的任意时钟频率，通过四个独立可配置的PLL来实现。

（一）产品家族对比

可编程时钟发生器家族中，不同型号有着不同的PLL数量和输出数量：

• CDCEx913：1个PLL，3个输出
• CDCEx925：2个PLL，5个输出
• CDCEx937：3个PLL，7个输出
• CDCEx949：4个PLL，9个输出

（二）关键特性

1. 输入灵活性：输入可接受外部晶体（8MHz - 32MHz）或单端LVCMOS时钟信号（最高160MHz）。若使用外部晶体，片上负载电容（可编程范围0pF - 20pF）在大多数应用中已足够。此外，片上VCXO（压控晶体振荡器）可选，可将输出频率同步到外部控制信号（如PWM信号），片上VCXO的拉频范围为±150ppm。
2. 低噪声PLL核心：PLL环路滤波器组件集成，具有低周期抖动（典型值60ps），能提供稳定的时钟信号。
3. 灵活的输出配置：输出频率可自由选择，最高达230MHz。CDCE949的输出电源引脚支持3.3V和2.5V，CDCEL949支持1.8V。
4. 可编程控制：具备三个用户可定义的控制输入（S0/S1/S2），可用于控制多种操作，如SSC（扩频时钟）选择、频率切换、输出使能或电源关闭等。
5. SSC支持：所有PLL都支持扩频时钟（SSC），可采用中心扩展或向下扩展时钟，有效降低电磁干扰（EMI）。
6. EEPROM编程：支持非易失性EEPROM编程，方便根据应用定制设备。设备预设为工厂默认配置，可在PCB组装前重新编程，也可通过系统内编程进行修改。
7. 宽温度范围：能在 -40°C至85°C的宽温度范围内工作，适应不同的应用环境。

二、引脚配置与功能

（一）引脚布局

CDCE949和CDCEL949采用24引脚的TSSOP封装，引脚布局清晰，各引脚功能明确。主要引脚包括：

• 电源引脚：VDD为1.8V设备电源，VDDOUT为输出电源（CDCE949为3.3V或2.5V，CDCEL949为1.8V）。
• 输入引脚：Xin/CLK为晶体振荡器输入或LVCMOS时钟输入（可通过SDA/SCL总线选择）；SCL/S2和SDA/S1在默认配置下为串行时钟和数据输入/输出，也可作为用户可编程控制输入；S0为用户可编程控制输入；V Ctrl为VCXO控制电压。
• 输出引脚：Y1 - Y9为LVCMOS输出。

（二）引脚功能详细说明

PIN	NO.	TYPE	DESCRIPTION
GND	5, 9, 14, 20	G	接地
SCL/S2	22	I	SCL：串行时钟输入（默认配置），LVCMOS；内部上拉500kΩ；或S2：用户可编程控制输入，LVCMOS输入，内部上拉500kΩ
SDA/S1	23	I/O	SDA：双向串行数据输入/输出（默认配置），LVCMOS；内部上拉500kΩ；或S1：用户可编程控制输入，LVCMOS输入，内部上拉500kΩ
S0	2	I	用户可编程控制输入S0，LVCMOS输入，内部上拉500kΩ
V Ctrl	4	I	VCXO控制电压（不使用时留空或上拉）
V DD	3, 13	P	1.8V设备电源
V DDOUT	6, 10, 17	P	CDCEL949：所有输出的1.8V电源；CDCE949：所有输出的3.3V或2.5V电源
Xin/CLK	1	I	晶体振荡器输入或LVCMOS时钟输入（可通过SDA/SCL总线选择）
Xout	24	O	晶体振荡器输出（不使用时留空或上拉）
Y1 - Y9	7, 8, 11 - 12, 15 - 21	O	LVCMOS输出

三、电气特性与性能指标

（一）绝对最大额定值

在使用过程中，需注意器件的绝对最大额定值，以避免永久性损坏。例如，VDD电源电压范围为 -0.5V至2.5V，输入电压VI范围为 -0.5V至VDD + 0.5V，输出电压VO范围为 -0.5V至VDDOUT + 0.5V等。

（二）ESD（静电放电）额定值

该器件的人体模型（HBM）ESD额定值为±2000V，带电设备模型（CDM）ESD额定值为±1500V，在操作时需采取适当的防静电措施，防止ESD对器件造成损坏。

（三）推荐工作条件

器件的推荐工作条件包括电源电压、输入电压、输出电流、负载电容等。例如，设备电源电压VDD推荐为1.7V - 1.9V，输出Yx电源电压CDCE949为2.3V - 3.6V，CDCEL949为1.7V - 1.9V；输入电压方面，LVCMOS低电平输入电压VIL为0.3 × VDD，高电平输入电压VIH为0.7 × VDD等。

（四）典型特性

从典型特性曲线可以看出，器件的电源电流与PLL频率、输出频率等因素有关。例如，随着PLL开启数量的增加和输出频率的提高，电源电流会相应增大。

四、功能模块与工作模式

（一）功能模块

器件的功能模块包括输入时钟、PLL、VCXO、EEPROM、控制输入等。输入时钟可选择外部晶体或LVCMOS时钟信号，经过PLL进行频率合成和调整，VCXO可实现频率的微调。EEPROM用于存储用户配置，控制输入（S0/S1/S2）可灵活控制设备的工作状态。

（二）工作模式

1. SDA/SCL硬件接口：CDCEx949作为2线串行SDA/SCL总线的目标设备，兼容SMBus或I2C总线规范，支持标准模式（最高100kbps）和快速模式（最高400kbps）的传输，并支持7位寻址。
2. 数据协议：支持字节写入和读取、块写入和读取操作。字节写入/读取操作中，系统控制器可单独访问寻址字节；块写入/读取操作中，字节按顺序从最低字节到最高字节访问，可在任何完整字节传输后停止。

五、应用与设计要点

（一）应用领域

CDCE949和CDCEL949可广泛应用于多种领域，如数字电视（D - TVs）、机顶盒（STBs）、IP - STBs、DVD播放器和记录器、打印机等。在这些应用中，器件能够为视频、音频、USB、IEEE1394、RFID、蓝牙、WLAN、以太网和GPS等提供高精度时钟。

（二）典型应用示例

以千兆以太网交换机应用为例，可使用CDCEx949替代晶体和晶体振荡器，减少外部元件数量，提高系统的集成度和稳定性。

（三）设计要点

1. SSC设计：支持扩频时钟（SSC），可通过控制调制量、调制频率、调制形状等参数来降低电磁干扰。
2. PLL频率规划：根据输入频率和输出频率要求，使用公式 (f{OUT }=frac{f{IN}}{ Pdiv } × frac{N}{M}) 计算输出频率，使用公式 (f{VCO}=f{IN} × frac{N}{M}) 计算目标VCO频率，并根据相关条件确定P、Q、R和 (N') 的值。
3. 晶体振荡器启动：当作为晶体缓冲器使用时，晶体振荡器的启动时间相比内部PLL锁定时间更长，需注意这一点对系统启动的影响。
4. 频率调整：可通过VCXO控制输入 (V_{Ctrl}) 调整频率，若使用PWM调制信号作为控制信号，需添加外部滤波器。
5. 未使用引脚处理：若不需要VCXO拉频功能，可将 (V_{Ctrl}) 引脚浮空；将其他未使用的输入引脚接地，未使用的输出引脚浮空。若某个输出块不使用，建议禁用该输出块，但仍需为第二个输出块提供电源。
6. 模式切换：在从XO模式切换到VCXO模式时，需按照特定步骤操作，以确保输出频率居中。
7. 电源供应：使用外部参考时钟时，需先驱动XIN/CLK再使 (V{DD}) 上升，避免输出不稳定。若 (V{DDOUT }) 先于 (V{DD}) 施加，建议将 (V{DD}) 拉至地，直到 (V_{DDOUT }) 上升。
8. 布局设计：作为晶体缓冲器使用时，要注意晶体单元的布局，将晶体尽量靠近器件放置，确保晶体端子到XIN和XOUT的布线长度相同。避免在晶体及其布线区域下方布置接地平面和电源平面，避免在该区域布线其他信号线，以减少噪声耦合。可根据需要添加离散电容来满足晶体负载电容要求，并将其尽量靠近器件且对称放置。同时，合理放置电源旁路电容，缩短其与器件电源引脚的连接，确保接地端与接地平面低阻抗连接。

六、总结

CDCE949和CDCEL949以其丰富的功能、灵活的配置和高性能的表现，为电子工程师在时钟设计方面提供了优秀的解决方案。在实际应用中，工程师们需根据具体需求合理选择和配置器件，注意设计要点，以确保系统的稳定性和可靠性。希望本文能帮助大家更好地理解和应用这两款器件，在电子设计中取得更好的成果。你在使用这两款器件的过程中遇到过哪些问题呢？欢迎在评论区分享交流。