CDCE706：高性能3 - PLL时钟合成器的深度解析

在电子设计领域，时钟合成器对于确保系统的稳定运行和精确计时起着至关重要的作用。今天，我们就来深入探讨德州仪器（TI）的CDCE706可编程3 - PLL时钟合成器/乘法器/分频器，看看它有哪些独特的特性和强大的功能。

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一、CDCE706概述

CDCE706是目前市场上体积小巧但功能强大的PLL合成器/乘法器/分频器之一。尽管其外形尺寸小，但灵活性极高，能够根据给定的输入频率产生几乎独立的输出频率。输入频率可以来自LVCMOS、差分输入时钟或单个晶体，并且可以通过SMBus数据接口控制器选择合适的输入波形。

二、关键特性剖析

2.1 高性能PLL架构

• 多PLL设计：CDCE706包含三个PLL，其中一个支持扩频时钟（SSC）。PLL1、PLL2和PLL3设计用于高达300 MHz的频率，并针对具有宽分频因子的零ppm应用进行了优化。
• 灵活的分频设置：参考分频器M和反馈分频器N可分别设置为1到511（M分频器）和1到4095（N分频器）的值，结合可编程输出开关矩阵和7位后置分频器，能够实现几乎任意的输出频率组合。
• 零ppm输出时钟误差：深M/N分频比允许从任何参考输入频率生成零ppm时钟，确保了输出时钟的高精度。

2.2 丰富的输入输出选项

• 输入兼容性：时钟输入可以接受晶体、单端LVCMOS或差分输入信号。晶体频率范围为8 MHz至54 MHz，LVCMOS或差分输入频率最高可达200 MHz。
• 输出灵活性：具有六个LVCMOS输出，输出频率最高可达300 MHz。LVCMOS输出可以编程为互补信号，并且可以通过可编程输出开关矩阵自由选择输出频率。

2.3 低EMI设计

• 扩频时钟（SSC）：PLL2支持中心和向下扩频时钟，这是一种降低电磁干扰（EMI）的常用技术。
• 可编程输出摆率控制（SRC）：通过控制输出摆率，进一步降低系统EMI。

2.4 易于编程和配置

• EEPROM编程：无需施加高编程电压即可对EEPROM进行编程，并且可以通过SMBus数据接口轻松进行在线编程。
• 多功能控制输入：两个可编程控制输入S0/S1和A0/A1可用于用户定义的控制信号，实现诸如PLL旁路、电源关闭、输出使能/禁用等功能。

三、技术细节解读

3.1 时钟输入模式

• 晶体振荡器输入：在晶体模式下，输入频率范围为8 MHz至54 MHz。用户需要添加外部电容器来匹配晶体的输入负载电容，以确保稳定的振荡。
• 单端LVCMOS时钟输入：CLK_IN0和CLK_IN1可作为常规时钟输入引脚，最高驱动频率可达200 MHz。内部时钟选择位或外部控制引脚S0/A0/CLK_SEL可用于选择输入时钟。
• 差分时钟输入：支持差分信号输入，最高驱动频率为200 MHz。差分输入电压的最小幅度为100 mV，差分共模输入电压范围为200 mV至VCC - 0.6 V。

3.2 PLL配置与设置

• 速度模式选择：PLL支持正常速度模式（80 MHz ≤ fVCO ≤ 200 MHz）和高速模式（180 MHz ≤ fVCO ≤ 300 MHz），可通过字节6的位[7:5]进行选择。
• 分频器操作：分频器M和N在内部作为分数分频器工作，允许实现分数分频比以实现零ppm输出时钟误差。在fVCO > 250 MHz时，建议仅使用N/M的整数因子。
• 旁路选项：每个PLL支持PLL旁路和VCO旁路两种旁路选项，可根据需要灵活配置以满足不同的应用需求。

3.3 扩频时钟（SSC）

• 调制类型：支持中心扩展调制和向下扩展调制，调制量可选择±0.1%、±0.25%、±0.4%（中心扩展）或1%、1.5%、2%、3%（向下扩展）。
• 调制频率：调制频率（扫描速率）可在30 kHz至60 kHz之间选择，根据VCO频率和调制量进行设置。

3.4 输出开关矩阵

• 灵活的信号切换：输出开关矩阵基于两个开关组和六个后置分频器，允许用户将任何内部时钟信号源通过自由选择的后置分频器切换到六个输出中的任何一个。
• 输出状态控制：输出可以切换为活动、低电平、高阻抗状态和/或180度相移，并且输出摆率和输出电压可由用户选择。

四、性能指标分析

4.1 输出偏斜

输出偏斜是时钟分配电路中的重要参数，CDCE706在不同的电源电压、工作温度和输出电压摆幅下，输出偏斜（tsk(0)）表现良好，在VCC = 2.5 V时典型值为130 ps，最大值为250 ps；在VCC = 3.3 V时典型值为130 ps，最大值为200 ps。

4.2 抖动性能

抖动是基于PLL的时钟驱动电路的主要参数之一。CDCE706的PLL和内部电路设计旨在实现最低抖动，峰 - 峰周期抖动典型值仅为60 ps。通过VCO频率选择位，用户可以选择正常速度模式（80 MHz至200 MHz）或高速模式（180 MHz至300 MHz），以优化抖动性能。

4.3 噪声抑制和相噪特性

• 交叉耦合和噪声抑制：采用RFSiGe工艺技术设计，具有出色的线性度、低功耗、一流的噪声性能和良好的片上组件间隔离特性，即使所有三个PLL都处于活动状态且所有输出都开启，噪声抑制也远高于50 dB。
• 相噪特性：在高速通信系统中，PLL频率合成器的相噪特性至关重要。CDCE706的环路带宽约为100 kHz至250 kHz，不同的PLL参数设置会影响相噪特性。

五、应用与编程

5.1 SMBus数据接口

CDCE706提供了遵循SMBus规范版本2.0的两信号串行接口，通过该接口可以单独启用或禁用各种设备功能，如单个时钟输出缓冲器。时钟设备寄存器的更改通常在系统初始化时进行。

5.2 数据协议

支持字节写、字节读、块写和块读操作，数据传输遵循特定的协议和顺序。在进行EEPROM写操作时，需要注意编程顺序和状态监测。

5.3 多功能控制输入

两个用户可定义的输入引脚S0和S1可作为外部控制引脚或地址引脚，通过编程可以实现时钟选择、使能/禁用、设备电源关闭等功能，最多可将四个设备连接到同一SMBus。

六、总结

CDCE706以其高性能的PLL架构、丰富的输入输出选项、低EMI设计和易于编程的特点，为电子工程师在时钟设计方面提供了强大的工具。无论是在通信、计算机还是工业控制等领域，CDCE706都能够满足各种复杂的时钟需求。在实际应用中，工程师们可以根据具体的设计要求，灵活配置CDCE706的各项参数，以实现最佳的性能表现。

你在使用CDCE706的过程中遇到过哪些有趣的挑战或有什么独特的应用经验呢？欢迎在评论区分享交流！