CDCE906：高性能可编程时钟合成器的深度解析

在电子工程师的工作中，一款性能卓越的时钟合成器对于系统的稳定运行至关重要。今天，我们就来深入了解一下德州仪器（Texas Instruments）推出的CDCE906可编程3 - PLL时钟合成器/乘法器/分频器。

文件下载：cdce906.pdf

一、产品概述

CDCE906作为当下最小且功能强大的PLL合成器/乘法器/分频器之一，尽管外形小巧，却具备出色的灵活性。它能够根据给定的输入频率产生几乎独立的输出频率，输入频率可源自LVCMOS、差分输入时钟或单个晶体，并且可以通过SMBus数据接口控制器选择合适的输入波形。

二、关键特性剖析

2.1 高性能PLL架构

CDCE906采用基于3:6 PLL的架构，用户可以对PLL频率进行编程。同时，它支持无需高编程电压的EEPROM编程，还能通过SMBus数据接口轻松实现电路内编程。其广泛的PLL分频比能够实现0 - ppm的输出时钟误差，可从多个采样频率（如(f_{S}=16)、22.05、24、32、44.1、48、96 kHz）生成精确的视频（27 MHz或54 MHz）和音频系统时钟。

2.2 多样化的输入输出接口

时钟输入方面，它可以接受晶体、单端LVCMOS或差分输入信号。晶体频率范围为8 MHz至54 MHz，LVCMOS或差分输入频率最高可达167 MHz。输出方面，拥有六个LVCMOS输出，输出频率最高可达167 MHz，并且LVCMOS输出可编程为互补信号。通过可编程输出切换矩阵[6x6]，可以自由选择输出频率，每个输出还包含一个7位后置分频器。

2.3 低抖动与EMI抑制

该产品具有低周期抖动（典型值60 ps）的特点，同时具备扩频时钟（SSC）功能，可有效降低系统电磁干扰（EMI）。支持可编程的中心扩频SSC调制（±0.1%、±0.25%和±0.4%）以及下扩频SSC调制（1%、1.5%、2%和3%），还能通过可编程输出压摆率控制（SRC）进一步降低系统EMI。

2.4 其他特性

CDCE906采用3.3 - V设备电源，工作温度范围为0°C至70°C。此外，还提供开发和编程套件（TI Pro - Clock™），方便进行PLL设计和编程，采用20引脚TSSOP封装。

三、引脚功能与参数

3.1 引脚分配与功能

CDCE906的引脚分配清晰明确，不同引脚承担着不同的功能。例如，Y0 - Y5为LVCMOS输出引脚；CLK_IN0和CLKIN1为时钟输入引脚，其功能根据SMBus设置而定；(V{CC})为设备的3.3 - V电源引脚，(V{CCOUT1})和(V{CCOUT2})分别为输出Y0、Y1和Y2 - Y5的电源引脚；S0、A0、CLK_SEL和S1、A1为用户可编程控制输入引脚；SDATA和SCLOCK为SMBus控制器的串行控制数据输入/输出和时钟输入引脚。

3.2 参数规格

在绝对最大额定值方面，(V{CC})的电源电压范围为 - 0.5至4.6 V，输入电压范围为 - 0.5至(V{CC}+ 0.5) V，输出电压范围同样为 - 0.5至(V{CC}+ 0.5) V。推荐工作条件下，(V{CC})为3至3.6 V，(V{CCOUT1})和(V{CCOUT2})为2.3至3.6 V。此外，还给出了输入输出电流、负载电容、工作温度等详细参数。

四、功能实现与应用

4.1 零ppm音频和视频系统时钟生成

CDCE906非常适合音频和视频应用，它由一个三重PLL时钟发生器组成，能够从27 - MHz主时钟生成多达六个音频、视频和系统时钟。输出频率可编程，以满足不同应用需求。通过合理设置分频器M、N、P的值，可以实现零ppm的音频和视频时钟，具体分频器设置与标准采样频率的对应关系在文档中有详细表格展示。

4.2 时钟输入模式

CDCE906具有三种时钟输入模式：晶体振荡器输入、单端LVCMOS时钟输入和差分时钟输入。晶体振荡器输入模式下，输入频率范围为8 MHz至54 MHz，用户需要添加外部电容以匹配晶体的输入负载电容。单端LVCMOS时钟输入模式下，CLK_IN0和CLK_IN1可作为常规时钟输入引脚，最高驱动频率可达167 MHz，可用于冗余切换。差分时钟输入模式下，CLK_IN0和CLK_IN1作为差分信号输入，最高驱动频率同样为167 MHz，若应用LVDS或LVPECL信号电平，建议采用交流耦合和偏置结构。

4.3 PLL配置与设置

CDCE906包含三个功能和性能相同的PLL，其中PLL2还支持扩频时钟（SSC）生成。用户只需定义输入和输出频率或分频器（M、N、P）设置，其他参数如电荷泵电流、滤波器组件、相位裕度或环路带宽由设备自动控制和设置，以确保优化的抖动衰减和环路稳定性。PLL支持正常速度模式（80 MHz ≤ (f{VCO}) ≤ 200 MHz）和高速模式（180 MHz ≤ (f{VCO}) ≤ 300 MHz），可通过Byte 6的Bit [7:5]进行选择。此外，每个PLL还支持PLL旁路和VCO旁路两种旁路选项。

4.4 扩频时钟与EMI降低

PLL2支持扩频时钟（SSC），具有SSC输出和非SSC输出两个输出端，可并行使用。SSC是一种有效降低高速应用中电磁干扰（EMI）噪声的方法，通过调制频率将时钟信号的能量扩展到更宽的频率范围，从而降低时钟信号的RF能量峰值。用户可以选择SSC调制量（中心扩频和下扩频）和调制频率，在SSC模式下，最大VCO频率限制为167 MHz。此外，通过控制输出压摆率和输出信号幅度，也能进一步降低EMI发射。

4.5 多功能控制输入

CDCE906具有两个用户可定义的输入引脚S0和S1，可作为外部控制引脚或地址引脚。当作为控制引脚时，可实现时钟选择、使能/禁用或设备电源关闭等功能；若作为地址位使用，最多可将四个设备连接到同一SMBus。

4.6 输出切换矩阵与LVCMOS输出配置

输出切换矩阵的灵活架构允许用户将任何内部时钟信号源通过自由选择的后置分频器切换到六个输出中的任意一个。LVCMOS输出配置支持所有常见的输出设置，如使能、禁用、低电平状态和信号反相，还具备压摆率控制和可变输出电源电压功能，所有输出设置均可通过SMBus进行编程。

五、性能数据

5.1 输出偏斜

输出偏斜是时钟分配电路的重要参数，CDCE906在不同电源电压、工作温度和输出电压摆幅下，输出偏斜（(t_{sk(0)})）的典型值和最大值在表格中有明确给出。

5.2 抖动性能

抖动是基于PLL的时钟驱动电路的主要参数，CDCE906的PLL和内部电路设计旨在实现最低抖动。文档中给出了不同输出频率下的周期抖动、周期抖动和相位抖动的峰 - 峰值和均方根偏差。抖动还与PLL的VCO频率有关，较高的(f_{vco})可带来更好的抖动性能。

5.3 交叉耦合、杂散抑制和噪声抑制

CDCE906采用RFSiGe工艺技术设计，具有出色的线性度、低功耗、一流的噪声性能和良好的片上组件间隔离特性，即使所有三个PLL都处于活动状态且所有输出都开启，噪声抑制也能达到50 dB以上。

5.4 相位噪声特性

在高速通信系统中，PLL频率合成器的相位噪声特性至关重要。CDCE906的相位噪声特性包括晶体输入级和内部PLL（VCO）的相位噪声，文档中给出了相应的相位噪声特性图。

5.5 PLL锁定时间

PLL锁定时间是指PLL从一个指定频率跳转到另一个指定频率所需的时间，它会影响系统的数据速率。CDCE906的PLL锁定时间取决于设备配置，可通过改变VCO频率（如改变M/N分频器值）进行调整，文档中给出了典型的锁定时间。

六、电源相关

6.1 电源供应顺序

CDCE906包含(V{CC})、(V{CCOUT1})和(V_{CCOUT2})三个电源引脚，三个电源节点相互独立，无需特定的电源供应顺序。

6.2 电源电压下降时的设备行为

该产品具有上电电路，当(V{CC})超过2.1 V（典型值）时设备开启，(V{CC}<1.7 V)（典型值）时设备关闭。在电源电压下降时，上电电路可确保寄存器内有预定义的默认设置，当电压下降到不同幅度时，EEPROM和寄存器内容的变化情况在文档中有详细表格说明。

七、开发与编程

CDCE906 EVM是一个开发套件，包括性能评估模块、TI Pro Clock软件和用户指南。如果您对该产品感兴趣，可以联系德州仪器的销售或营销代表获取更多信息。

八、封装信息

文档还提供了CDCE906的多种封装选项，包括不同的订单编号、封装类型、引脚数量、包装数量、载体、RoHS合规性、引脚镀层/球材料、MSL评级/峰值回流温度、工作温度和零件标记等详细信息。同时，还给出了封装材料信息，如卷带和卷轴的尺寸、管的尺寸等，以及封装外形图、示例电路板布局和示例模板设计等内容。

CDCE906凭借其丰富的功能、出色的性能和灵活的配置，为电子工程师在音频、视频和其他高速应用中提供了一个可靠的时钟解决方案。在实际设计中，我们需要根据具体的应用需求，合理配置和使用CDCE906，以充分发挥其优势。大家在使用CDCE906的过程中遇到过哪些问题呢？欢迎在评论区分享交流。