Texas Instruments PLL1705/PLL1706：3.3-V 双 PLL 多时钟发生器的卓越之选

在电子设计领域，时钟发生器是确保系统稳定运行的关键组件。今天，我们要深入探讨 Texas Instruments 推出的两款低功耗、高性能的 3.3-V 双 PLL 多时钟发生器——PLL1705 和 PLL1706。

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1. 产品概述

PLL1705 和 PLL1706 作为低成本、高性能的锁相环（PLL）多时钟发生器，能够从 27-MHz 参考输入频率生成四个系统时钟和两个 27-MHz 主时钟。这两款产品仅在模式控制上有所不同，其他方面电气特性相同，且采用相同的芯片。

2. 产品特性

2.1 时钟输入与输出

• 主时钟输入：支持 27-MHz 主时钟输入，可选择晶体振荡器（连接在 XT1 和 XT2 之间）或外部时钟输入到 XT1（此时 XT2 需开路）。
• 系统时钟输出：能生成多个系统时钟，不同输出时钟频率有特定设置。如 SCKO0 固定输出 33.8688 MHz；SCKO1 对于 44.1 kHz 可选 16.9344 MHz 或 33.8688 MHz；SCKO2 输出 256 fS；SCKO3 输出 384 fS 。支持多种采样频率，包括标准的 32、44.1、48 kHz 以及双倍的 64、88.2、96 kHz 。

2.2 时钟性能

• 零 PPM 误差输出时钟：确保输出时钟的高精度。
• 低时钟抖动：典型值为 50 ps，能有效减少信号干扰，提高系统稳定性。

2.3 电源与控制

• 单电源供电：采用 3.3-V 单电源，简化电源设计。
• 控制方式：PLL1705 支持并行控制，PLL1706 支持串行控制，满足不同设计需求。

2.4 封装与温度范围

• 封装形式：采用 20 引脚 SSOP（150 mil）无铅封装。
• 工作温度范围：为 -25°C 至 85°C，能适应多种工作环境。

3. 应用领域

该产品适用于多种需要精确时钟信号的应用场景，如 DVD 播放器、多媒体 PC 的 DVD 附加卡、数字高清电视系统和机顶盒等 MPEG - 2 应用。这些场景通常需要从 27-MHz 视频时钟为音频系统提供精确的时钟信号。

4. 电气特性

4.1 数字输入/输出

• 输入逻辑：与 CMOS 兼容，输入逻辑电平 VIH 为 0.7VDD，VIL 为 0.3VDD ，输入逻辑电流 IIH 和 IIL 有明确范围。
• 输出逻辑：输出逻辑电平 VOH 在 IOH = -4 mA 时为 VDD - 0.4 V，VOL 在 IOL = 4 mA 时为 0.4 V。

4.2 主时钟特性

• 频率：主时钟频率范围在 26.73 - 27.27 MHz ，典型值为 27 MHz。
• 输入输出特性：输入电平 VIH 为 0.7 VCC，VIL 为 0.3 VCC ，输入电流 IIH 和 IIL 有相应规定；输出电压为 3.5 Vp - p，上升和下降时间典型值为 2.0 ns，占空比根据不同情况有所不同，时钟抖动典型值为 50 ps，上电时间在 0.5 - 1.5 ms 。

4.3 PLL 交流特性

• 输出频率：不同系统时钟输出频率根据采样频率和设置而定。
• 其他特性：输出上升和下降时间典型值为 2.0 ns，占空比在 45 - 55% ，输出时钟抖动在 50 - 100 ps ，频率稳定时间和上电锁定时间也有具体要求。

4.4 电源要求

• 电压范围：VCC 和 VDD 的供电电压范围为 2.7 - 3.6 V，典型值为 3.3 V。
• 电流与功耗：供电电流在不同条件下有所不同，典型值为 19 mA，功耗在 63 - 90 mW 。PLL1706 在特定条件下可进入低功耗的掉电模式。

5. 引脚分配与功能

5.1 引脚分配

两款产品的引脚分配有一定相似性，包含模拟地（AGND）、数字地（DGND1 - 3）、电源引脚（VCC、VDD1 - 3）、时钟输入输出引脚（XT1、XT2、MCKO1、MCKO2、SCKO0 - 3）以及控制引脚（CSEL、FS1、FS2、SR）等。

5.2 引脚功能

• 模拟和数字地：为电路提供稳定的参考电位。
• 电源引脚：提供 3.3 V 电源。
• 时钟输入输出引脚：输入 27-MHz 时钟信号，输出主时钟和系统时钟。
• 控制引脚：用于控制采样频率、时钟输出选择等功能。

6. 工作原理

6.1 主时钟与系统时钟输出

PLL1705/6 由双 PLL 时钟和主时钟发生器组成，从 27-MHz 主时钟生成四个系统时钟和两个 27-MHz 缓冲时钟。主时钟可由晶体振荡器或外部输入提供，系统时钟输出频率根据采样频率和控制信号确定。

6.2 上电复位

产品具有内部上电复位电路，PLL1706 的模式寄存器在上电复位时会初始化为默认设置。在复位期间，所有时钟输出会根据默认设置启用。

6.3 功能控制

• PLL1705（并行模式）：通过 SR、FS1 和 FS2 引脚可选择采样频率组和采样率。
• PLL1706（串行模式）：使用 ML、MC 和 MD 三线接口控制，可选择采样频率、采样率、时钟输出使能/禁用以及进入掉电模式等功能。

7. 典型应用电路与注意事项

7.1 典型连接电路

推荐使用一个公共接地连接以避免闩锁或其他电源相关问题，电源应尽可能靠近器件进行旁路处理。同时，为避免影响 PLL1705/6 的抖动性能，建议在所有输出时钟上使用外部缓冲器。

7.2 注意事项

• 该集成电路易受 ESD 损坏，操作时需采取适当的防静电措施。
• 产品的性能会受到采样频率选择、负载条件、电源电压、环境温度等因素的影响，在设计时需综合考虑这些因素。

PLL1705 和 PLL1706 凭借其丰富的功能、出色的性能和灵活的控制方式，为电子工程师在多时钟系统设计中提供了优秀的解决方案。在实际应用中，我们需要根据具体需求合理选择和使用这两款产品，并注意相关的设计和操作要点，以确保系统的稳定运行。大家在使用这两款产品时遇到过哪些问题呢？欢迎在评论区分享交流。