CDC509：高性能3.3V锁相环时钟驱动器

在电子设计领域，时钟驱动是一项关键技术，尤其是在同步DRAM应用中，需要高精度、低抖动的时钟信号来确保数据的准确传输。德州仪器（Texas Instruments）的CDC509就是一款专为同步DRAM应用设计的高性能、低偏斜、低抖动的锁相环（PLL）时钟驱动器。今天我们就来深入了解一下这款产品。

文件下载：cdc509.pdf

产品概述

CDC509是一款工作在3.3V电源电压下的锁相环时钟驱动器，它使用PLL技术将反馈（FBOUT）输出信号在频率和相位上精确对齐到时钟（CLK）输入信号。该产品将一个时钟输入分配到一组五个输出和一组四个输出，每组输出都有独立的使能控制，能够提供九个低偏斜、低抖动的时钟信号副本。此外，输出信号的占空比会被调整为50%，而不受CLK输入占空比的影响。

产品特性

无需外部RC网络

与许多包含PLL的产品不同，CDC509不需要外部RC网络。其PLL的环路滤波器集成在芯片内部，这不仅减少了元件数量，还节省了电路板空间和成本。

独立输出使能

每组输出都可以通过控制输入（1G和2G）单独启用或禁用。当G输入为高电平时，输出与CLK在相位和频率上同步切换；当G输入为低电平时，输出被禁用为逻辑低电平状态。

稳定时间要求

由于基于PLL电路，CDC509需要一定的稳定时间来实现反馈信号与参考信号的锁相。在电源上电、CLK输入固定频率和固定相位信号后，以及PLL参考或反馈信号发生任何变化后，都需要这个稳定时间。为了测试目的，还可以通过将AVCC接地来绕过PLL。

功能引脚

时钟输入（CLK）

CLK引脚提供要由CDC509时钟驱动器分配的时钟信号，同时为集成的PLL提供参考信号。CLK必须具有固定的频率和相位，以便PLL实现锁相。

反馈输入（FBIN）

FBIN引脚为内部PLL提供反馈信号，必须硬连接到FBOUT以完成PLL。集成的PLL会同步CLK和FBIN，使它们之间的相位误差接近零。

输出使能（1G和2G）

1G是输出1Y(0:4)的使能控制，2G是输出2Y(0:3)的使能控制。通过控制这两个引脚的电平，可以独立启用或禁用相应的输出组。

反馈输出（FBOUT）

FBOUT专门用于外部反馈，其切换频率与CLK相同。当外部连接到FBIN时，FBOUT完成PLL的反馈回路。

时钟输出（1Y(0:4)和2Y(0:3)）

这些输出提供CLK的低偏斜副本。输出组1Y(0:4)通过1G输入启用，输出组2Y(0:3)通过2G输入启用。通过控制相应的使能输入，可以将这些输出禁用为逻辑低电平状态。

模拟电源（AVCC）

AVCC为模拟电路提供电源参考，还可以用于测试目的绕过PLL。当AVCC接地时，PLL被绕过，CLK直接缓冲到设备输出。

模拟地（AGND）和电源地（GND）

AGND为模拟电路提供接地参考，GND为整个设备提供接地参考。

电源（VCC）

VCC为设备提供电源，推荐的工作电压范围为3V至3.6V。

电气特性

绝对最大额定值

在使用CDC509时，需要注意其绝对最大额定值，如电源电压范围、输入电压范围、输入和输出钳位电流等。超过这些额定值可能会导致设备永久性损坏。

推荐工作条件

为了确保设备的正常工作，推荐的工作条件包括电源电压、输入电压、输出电流和工作温度范围等。例如，电源电压应在3V至3.6V之间，工作温度范围为0°C至70°C。

电气参数

文档中还提供了详细的电气参数，如输入钳位电压、输出高电平和低电平电压、输入电流、电源电流等。这些参数对于电路设计和性能评估非常重要。

时序要求

时钟频率和占空比

CDC509的时钟频率范围为25MHz至125MHz，输入时钟占空比应在40%至60%之间。

稳定时间

集成的PLL电路需要一定的稳定时间来实现反馈信号与参考信号的锁相。在获得锁相之前，开关特性表中给出的传播延迟、偏斜和抖动参数规格不适用。

开关特性

在推荐的电源电压和工作温度范围内，文档提供了开关特性参数，如相位误差、偏斜、抖动、占空比、上升时间和下降时间等。这些参数对于评估时钟信号的质量和性能非常关键。

典型特性

文档还给出了一些典型特性曲线，如相位误差与时钟频率的关系、输出占空比与时钟频率的关系、模拟电源电流与时钟频率的关系等。这些曲线可以帮助工程师更好地了解CDC509在不同工作条件下的性能表现。

封装信息

CDC509采用塑料24引脚薄收缩小外形封装（TSSOP），提供了多种封装选项，包括不同的订购编号和相关的包装信息。此外，文档还提供了封装材料信息、磁带和卷轴尺寸、封装外形图、示例电路板布局和示例模板设计等，为工程师的设计和生产提供了便利。

总结

CDC509是一款功能强大、性能优异的锁相环时钟驱动器，适用于同步DRAM应用。其无需外部RC网络、独立输出使能等特性，为电路设计带来了很大的便利。在使用CDC509时，工程师需要注意其绝对最大额定值、推荐工作条件和时序要求等，以确保设备的正常工作和性能表现。你在实际设计中是否使用过类似的时钟驱动器呢？遇到过哪些问题？欢迎在评论区分享你的经验和见解。