SN65LVDS96 Serdes（串行器/解串器）接收器

SN65LVDS96 LVDS serdes（串行器/解串器）接收器包含三个串行输入7位并行移位寄存器，一个7×时钟合成器和四个单个集成电路中的低压差分信号（LVDS）线路接收器。这些功能允许从兼容的发送器（例如SN65LVDS95）接收同步数据，通过四个平衡对导线，并以较低的传输速率扩展到21位单端LVTTL同步数据。

接收时，接收高速LVDS数据并以LVDS输入时钟（CLKIN）的七倍速率加载到寄存器中。然后以CLKIN速率将数据卸载到21位宽的LVTTL并行总线。锁相环时钟合成器电路为内部时钟产生7×时钟，为扩展数据产生输出时钟。 SN65LVDS96在输出时钟（CLKOUT）的上升沿提供有效数据。

SN65LVDS96仅需要四个线路终端电阻用于差分输入，很少或不需要控制。数据总线在发送器的输入端和接收器的输出端看起来相同，数据传输对用户是透明的。唯一的用户干预是可以使用关闭/清除（ SHTDN ）低电平有效输入来禁止时钟并关闭LVDS接收器以降低功耗。该信号的低电平将所有内部寄存器清零至低电平。

SN65LVDS96的特点是在-40°C至85°C的环境空气温度下工作。