深度解析TLK10031单通道XAUI/10GBASE - KR收发器

在高速数据传输领域，TLK10031单通道XAUI/10GBASE - KR收发器是一款备受关注的产品。它在高速双向点对点数据传输系统中发挥着重要作用，下面我们就来详细了解一下这款收发器。

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一、设备概述

1.1 特性亮点

TLK10031是一款单通道多速率收发器，支持10GBASE - KR、XAUI和1GBASE - KX以太网标准，还能支持所有CPRI和OBSAI数据速率，最高可达10 Gbps。其高速侧数据速率最高可达10.3125 Gbps，低速侧最高可达5 Gbps，并且在高速和低速侧都采用了差分CML I/O接口，可与背板、无源和有源铜缆或SFP +光模块进行接口连接。

它还具有可选择的参考时钟和多种输出时钟选项，支持PRBS、CRPAT、CJPAT、高/低/混合频率模式以及KR伪随机模式的生成和验证，还能进行方波生成。这些特性使得它在不同的应用场景中都能展现出强大的适应性。

1.2 应用场景广泛

这款收发器适用于10GBASE - KR兼容的背板链路、10千兆以太网交换机、路由器和网络接口卡等。它支持数据重定时操作，拥有两个电源（1V核心电源和1.5或1.8V I/O电源），且无需电源时序要求。同时，它还具备发射去加重和接收自适应均衡功能，能延长背板/电缆的传输距离，支持10G - KR链路训练、前向纠错、自动协商以及巨型数据包支持。此外，它还拥有JTAG和IEEE 1149.1测试接口，采用65nm先进CMOS技术，能在工业环境温度（ - 40°C至85°C）下工作，功耗标称值为800 mW。

1.3 工作模式多样

TLK10031主要有三种工作模式。在10GBASE - KR模式下，它能对低速度侧输入的XAUI数据进行序列化，并以64B/66B编码格式在高速侧输出；同时也能对高速侧输入的64B/66B编码数据进行反序列化，以XAUI 8B/10B格式在低速侧输出，还支持链路训练和前向纠错。

在通用SERDES模式下，它能进行2:1和4:1的序列化以及1:2和1:4的反序列化操作，低速侧数据速率范围为0.5 Gbps至5 Gbps，高速侧为1 Gbps至10 Gbps，也支持1:1重定时模式，但速率限制在1 Gbps至5 Gbps。

另外，它还支持1G - KX（1.25 Gbps）模式，可通过软件配置或自动协商启用，若使用软件配置，支持高达3.125 Gbps的数据速率。

二、引脚配置与功能

2.1 引脚属性

TLK10031采用13mm x 13mm、144引脚的PBGA封装，引脚具有多种功能。例如，HSTXAP/HSTXAN是高速发送输出引脚，HSRXAP/HSRXAN是高速接收输入引脚，INA[3:0]P/N是低速输入引脚，OUTA[3:0]P/N是低速输出引脚。

还有LOSA引脚用于接收信号丢失指示，LS_OK_IN_A和LS_OK_OUT_A分别用于接收和发送车道对齐状态指示。此外，还有众多控制和监测信号引脚，如PRBSEN用于使能PRBS，PRBS_PASS用于指示PRBS接收无错误等。

2.2 电源引脚

电源引脚方面，VDDA_LS/HS为SERDES模拟电源，VDDT_LS/HS为SERDES模拟电源提供端接和供电，VDDD为SERDES数字电源，DVDD为数字核心电源，VDDRA_LS/HS为SERDES模拟调节器电源，VDDO[1:0]为LVCMOS I/O电源，VPP为工厂编程电压，VSS为接地引脚。

三、规格参数

3.1 绝对最大额定值

在工作的自由空气温度范围内，DVDD、VDD_LS/HS、VDDT_LS/HS、VPP、VDDD的电源电压范围为 - 0.3V至1.4V，VDDR_LS/HS、VDDO[1:0]为 - 0.3V至2.2V，输入电压VI（LVCMOS、CML、模拟）为 - 0.3V至电源电压 + 0.3V，工作结温最高为105°C，表征的自由空气工作温度范围为 - 40°C至85°C，存储温度为 - 65°C至150°C。

3.2 ESD额定值

人体模型（HBM）为±1000V，带电设备模型（CDM）为±500V。

3.3 推荐工作条件

数字/模拟电源电压VDDD、VDD_LS/HS、DVDD、VDDT_LS/HS、VPP标称值为1.00V，范围在0.95V至1.05V；SERDES PLL调节器电压1.5V标称时范围为1.425V至1.575V，1.8V标称时范围为1.71V至1.89V；LVCMOS I/O电源电压1.5V标称时范围为1.425V至1.575V，1.8V标称时范围为1.71V至1.89V。

3.4 电气特性

高速侧串行发送器的输出差分峰 - 峰电压摆幅可通过SWING设置进行调节，范围从50mV pp到1740mV pp不等。同时，还规定了预/后光标强调电压、输出共模电压、对内输出偏斜、差分输出信号上升/下降时间、串行输出总抖动等参数。

高速侧串行接收器对输入差分电压、输入电容、抖动容限、差分输入回波损耗等都有相应的要求和规范。

低速侧串行发送器和接收器也有各自的电气特性，如输出差分峰 - 峰电压摆幅、去加重电压、输出共模电压等。

LVCMOS（VDDO）和时钟的电气特性也在文档中有详细说明，包括高/低电平输出电压、输入电流、输入电容等参数。

四、详细功能描述

4.1 数据路径概述

在10GBASE - KR模式下，发送数据路径会对低速度侧输入的XAUI数据进行处理，包括反序列化、字节对齐、8B/10B解码、时钟容差补偿、64B/66B编码和加扰等操作，最终在高速侧输出。接收数据路径则相反，对高速侧输入的64B/66B编码数据进行反序列化、对齐、解扰、64B/66B解码、8B/10B编码等操作后在低速侧输出。

4.2 关键功能模块

• 通道同步块：通过检测K28.5字符中的逗号模式，将接收到的串行数据与原始字节边界对齐，确保数据正确解码。
• 8B/10B编码器和解码器：编码器将8位数据转换为10位编码数据，提高数据的转换密度和时钟恢复能力；解码器则将10位编码数据转换回8位数据，当检测到解码错误时会在状态寄存器中报告，并根据LOS覆盖选择情况断言LOS引脚。
• 64B/66B编码器/加扰器和解码器/解扰器：编码器对从MAC层接收到的数据进行64B/66B编码和加扰操作；解码器则进行相反的解扰和解码操作，同时处理无效块有效负载。
• 前向纠错（FEC）：可选启用，遵循IEEE 802.3 - 2008标准，能纠正长达11位的突发错误，在发送和接收数据路径中都有相应的逻辑模块。
• 发送和接收齿轮箱：发送齿轮箱将66位编码、加扰后的数据转换为16位宽的数据，以便发送到物理介质附件（PMA）设备；接收齿轮箱则确定66位码字在输入数据流中的边界，并将其组装成66位码字后交给64B/66B解码器。
• XAUI车道对齐/代码生成（XAUI PCS）：处理XAUI接口中车道之间的最大30 UI的偏斜，通过特定的状态机实现车道对齐。
• 时钟容差补偿（CTC）：通过插入或删除空闲字符来补偿XAUI接口两侧时钟频率的差异，可对CTC FIFO深度和高低水位阈值进行配置，以优化最大时钟容差和数据包长度。

4.3 设备功能模式

• 10GBASE - KR模式：根据MODE_SEL和ST引脚设置以及MDIO寄存器1E.0001位10确定，数据在发送和接收路径中经过一系列处理，实现高速数据传输。
• 1G - KX模式：通道同步块用于将反序列化信号与10位字边界对齐，8B/10B编码器和解码器可选择旁路，TX CTC块作为具有添加和删除功能的FIFO，补偿时钟差异。
• 通用（10G）SERDES模式：在该模式下，发送数据路径对低速度侧的8B/10B编码串行数据进行处理，包括反序列化、字节对齐、8B/10B解码、车道对齐等操作后在高速侧输出；接收数据路径则相反。同时，该模式还支持通道同步、8B/10B编码和解码、车道对齐方案等功能。

五、寄存器映射

文档中详细介绍了众多寄存器，包括全局控制、通道控制、SERDES控制、覆盖控制、环回测试模式控制、配置控制、时钟控制、复位控制、通道状态、错误计数器等寄存器。这些寄存器用于对设备的各种功能进行配置、控制和监测，每个寄存器的位定义和功能都有明确的说明，工程师可以根据实际需求进行相应的设置。

六、应用与实现

6.1 应用信息

TLK10031可用于将XAUI（低速端口）和10GBASE - R信号进行转换，高速侧满足10GBASE - KR物理层标准，适用于PCB背板上的10 Gbps数据传输，也可用于光物理层，如10GBASE - SR或10GBASE - LR，通过与需要SFI或XFI电气信号的光模块接口。

6.2 典型应用

在路由器机箱内，TLK10031可用于支持10 Gbps以太网数据在背板上的传输，连接网络处理器或MAC与交换机ASIC。设计时需要满足10GBASE - KR和XAUI接口的相关要求，如信号速率、差分峰 - 峰输出电压、总抖动、编码、加扰、自动协商、链路训练等。

6.3 详细设计步骤

• 电源供电：通过1V（标称）电源为VDDD、VDDA、DVDD、VDDT和VPP供电，通过1.5V或1.8V（标称）电源为VDDR和VDDO供电，电源精度应在5%或更好，注意避免PCB电源分配网络的电阻损耗导致电压低于规格。
• 参考时钟：提供差分参考时钟到REFCLK0P/N或REFCLK1P/N输入端口，时钟信号应AC耦合，差分幅度在250mV至2000mV峰 - 峰之间，对于10GBASE - R应用，时钟频率应为156.25 MHz或312.5 MHz，精度为100 ppm，尽量降低参考时钟的抖动。
• 布局布线：所有串行输入和输出应遵循高速信号完整性的最佳实践进行PCB布局，详细的布局建议在文档中有说明。

七、布局指南

7.1 高速数据路径布局

• 信号传输线：高速数据路径的CML输入和输出引脚应使用松散耦合的100 - Ω差分传输线连接，最小化差分对内偏斜，低速度信号的车道间偏斜最高可达30 UI。
• 阻抗匹配：高速串行信号应在PCB的顶层或底层以微带格式布线，避免阻抗不连续，尽量减少过孔的使用，若必须使用过孔，应使其贯穿整个PCB厚度，去除未使用的内部层过孔焊盘，以提高阻抗匹配。
• AC耦合：每个高速数据路径引脚应连接0.1 - uF的串联AC耦合电容，若连接到具有内部AC耦合电容的SFP/SFP +光模块，则无需使用外部电容。

7.2 时钟布局

• 参考时钟：TLK10031需要低抖动的参考时钟，参考时钟输入引脚有内部100 - Ω差分端接，无需外部端接，两个参考时钟输入都应AC耦合，优选0.1 - µF电容。
• CLKOUT：CLKOUTAP/N CML输出引脚必须AC耦合，使用0.1 - µF AC耦合电容。

7.3 控制引脚和接口布局

• MDIO接口：支持IEEE 802.3以太网规范的MDIO接口，MDIO引脚需要上拉到VDDO[1:0]，MDC引脚若由推挽MDIO主设备驱动则无需上拉，若由开漏MDIO主设备驱动则需要上拉到VDDO[1:0]。
• JTAG接口：主要用于设备测试，若不使用，除TDI和TCK必须接地外，其他引脚可留空。
• 未使用引脚：未使用的LVCMOS输入引脚应接地，未使用的LVCMOS输出引脚可留空，未使用的CML差分输出引脚可留空，未使用的CML差分输入引脚应通过共享的100 - Ω电阻接地。

八、总结

TLK10031单通道XAUI/10GBASE - KR收发器功能强大，具有多种工作模式和丰富的特性，适用于多种高速数据传输应用场景。在设计过程中，需要严格遵循其规格参数和布局指南，以确保设备的正常运行和性能优化。各位工程师在实际应用中，还需根据具体需求进行进一步的调试和优化，你在使用这款收发器的过程中遇到过哪些问题呢？欢迎在评论区分享交流。