信号命名和定义应该明确

在设计中，我们不断的给目录、源代码、文件、函数、变量、参数、类、封包进行命名与定义。当一件工作需要进行的次数非常之多，足以证明它是不可或缺的基本工作。我们一定要知道一点，基础工作是整个项目的基石。忽视抑或是轻视基础工作是一件非常错误的工作理念。我们需要用最严谨认真的态度去对待，同时作为回报，它将令你的作品显得专业而优雅。

我们以信号的定义为例来说明这个问题。先来看这么一组代码：

  

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464748

    

always @(posedge clk or negedge rst_n)begin

  

    if(!rst_n)begin

  

        cnt <= 0;

  

    end

  

    else if(add_cnt)begin

  

        if(end_cnt)

  

            cnt <= 0;

  

        else

  

            cnt <= cnt + 1;

  

    end

  

end

  

  

assign add_cnt = flag1||flag2 ;        

  

assign end_cnt = add_cnt && cnt==x-1 ;

  

  

always  @(posedge clk or negedge  rst_n)begin

  

    if(rst_n==1'b0)begin

  

        flag1 <= 1'b0;

  

    end

  

    else if(en1)begin

  

        flag1 <= 1'b1;

  

    end

  

    else if(end_cnt)begin

  

        flag1 <= 1'b0;

  

    end

  

end

  

  

always  @(posedge clk or negedge  rst_n)begin

  

    if(rst_n==1'b0)begin

  

        flag2 <= 1'b1;

  

    end

  

    else if(en2)begin

  

        flag2 <= 1'b1;

  

    end

  

    else if(end_cnt)begin

  

        flag2 <= 1'b0;

  

    end

  

end

  

  

always  @(*)begin

  

    if(flag1)

  

        x = 5;

  

    else if(flag2)

  

        x = 7;

  

    else begin

  

        x = 0;

  

    end

  

end

  

 

这组代码的功能是当en1时计数5下；en2计数7下。在这组代码中，en1时flag1拉高；end-cnt时flag1变低；en2时flag2拉高；end-cnt时flag2变低；也就是在flag1或者flag2时加一，然后用flag1和flag2分别区分计数5下和7下。

尽管能够实现功能，但是在这组代码中，存在信号定义不明确得现象。 flag1和flag2到底是什么意思？是表示flag1（flag2）时en1产生，还是en1（en2）时的计数状态？为说明这一点就得用到XXXXX (写加一条件时需要用到add_cnt = flag1||flag2)语句。

这里重申一下我们很重要的那条简单原则，一个代码（信号）只做一件事且做好这件事！按照这个规则，思路就是这样了：用一个信号flag1来表示计数状态，另外一个信号flag2表示是由en1还是en2所产生。那么，加一与否的条件非常简单，就是是否处于工作状态（flag1）；同理，计数5或者7下只需要使用flag2一个信号。那么代码就会是这样：

  

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always @(posedge clk  or negedge rst_n)begin

  

    if(!rst_n)begin

  

        cnt <= 0;

  

    end

  

    else if(add_cnt)begin

  

        if(end_cnt)

  

            cnt <= 0;

  

        else

  

            cnt <= cnt + 1;

  

    end

  

end

  

  

assign add_cnt =  flag1 ;      

  

assign end_cnt =  add_cnt && cnt==x-1 ;

  

  

always  @(posedge clk or negedge rst_n)begin

  

    if(rst_n==1'b0)begin

  

        flag1 <= 1'b0;

  

    end

  

    else if(en1||en2 )begin

  

        flag1 <= 1'b1;

  

    end

  

    else if(end_cnt)begin

  

        flag1 <= 1'b0;

  

    end

  

end

  

  

always  @(posedge clk or negedge rst_n)begin

  

    if(rst_n==1'b0)begin

  

        flag2 <= 1'b1;

  

    end

  

    else if(en1)begin

  

        flag2 <= 1'b0;

  

    end

  

    else if(en2)begin

  

        flag2 <= 1'b1;

  

    end

  

end

  

  

always  @(*)begin

  

    if(flag==0)

  

        x = 5;

  

    else

  

        x = 7;

  

end

  

 

从中可以看出，优秀的FPGA设计师一开始就从顶层结构明确定义信号，将可能出现的混乱从根源上解决。这样的思路和方法实在非常值得我们每一位从业者学习和借鉴。

 

FPGA整洁的代码3.pdf

7 天前 上传

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