AD9522-2：高性能时钟发生器的深度剖析

在电子设计领域，时钟发生器是确保系统稳定运行的关键组件。今天，我们聚焦于Analog Devices的AD9522-2，一款具备12路LVDS/24路CMOS输出的时钟发生器，深入探讨其特性、工作原理及应用。

文件下载：AD9522-2.pdf

1. 产品特性概览

1.1 低相位噪声与高性能PLL

AD9522-2拥有低相位噪声的锁相环（PLL），片上压控振荡器（VCO）的调谐范围为2.02 GHz至2.335 GHz，同时支持外部3.3 V/5 V的VCO/VCXO，最高可达2.4 GHz。这使得它在频率合成和时钟分配方面表现出色，能够满足多种应用场景的需求。

1.2 灵活的参考输入

该器件提供1个差分或2个单端参考输入，可接受CMOS、LVPECL或LVDS参考信号，频率范围高达250 MHz，还能接受16.62 MHz至33.3 MHz的晶体作为参考输入，并且具备可选的参考时钟倍频器和参考监控功能。

1.3 丰富的输出配置

它具备12路800 MHz的LVDS输出，分为4组，每组3路，每个组都有1至32的分频器和相位延迟功能。此外，每个LVDS输出还可配置为2路CMOS输出（适用于输出频率 ≤ 250 MHz），输出抖动低至242 fs rms，通道间的偏斜小于60 ps。

1.4 其他特性

AD9522-2还支持参考自动和手动切换/保持模式，切换过程无毛刺，能自动从保持模式恢复。同时，它提供数字或模拟锁检测功能，可选零延迟操作，具备SPI和I²C兼容的串行控制端口，内置非易失性EEPROM可存储配置设置。

2. 工作模式详解

2.1 模式0：内部VCO和时钟分配

当使用内部VCO和PLL时，通常需要使用VCO分频器，以确保通道分频器的输入频率不超过其指定的最大频率。内部PLL使用外部环路滤波器来设置环路带宽和保证环路稳定性，同时需要对VCO进行校准以确保最佳性能。

2.2 模式1：时钟分配或外部VCO < 1600 MHz

当外部时钟源或外部VCO/VCXO的频率小于1600 MHz时，可以采用绕过VCO分频器的配置。在使用内部PLL与外部VCO时，PLL必须开启，并需要连接外部环路滤波器。

2.3 模式2：高频时钟分配 - CLK或外部VCO > 1600 MHz

该模式下，AD9522的上电默认配置是PLL断电，输入信号通过VCO分频器连接到分配部分。此模式允许外部输入高达2400 MHz的信号，但在到达通道分频器之前需要进行分频。

3. 关键组件分析

3.1 锁相环（PLL）

AD9522-2的PLL可与片上VCO或外部VCO/VCXO配合使用，需要外部环路滤波器来确定环路带宽和稳定性。PLL的配置非常灵活，可通过可编程寄存器设置和外部环路滤波器的设计来适应不同的参考频率、PFD比较频率、VCO频率等。

3.2 鉴相器（PFD）

PFD接收R分频器和N分频器的输入，产生与它们之间相位和频率差成比例的输出。它包含可编程延迟元件，用于控制反冲脉冲宽度，以确保PFD传输函数无死区，减少相位噪声和参考杂散。

3.3 电荷泵（CP）

CP由PFD控制，根据PFD的监测结果对积分节点进行充电或放电，将积分和滤波后的电流转换为电压，驱动内部VCO的调谐节点。CP的电流可编程，可设置为高阻抗、正常操作、泵升或泵降模式。

3.4 片上VCO

片上VCO的频率范围为2.02 GHz至2.335 GHz，需要进行校准以确保在不同工艺和温度下正常工作。VCO由片上低压差线性稳压器供电，BYPASS引脚需连接220 nF电容以确保稳定性。

3.5 参考输入

AD9522-2的PLL参考输入电路灵活，支持全差分输入、两个单端输入或16.62 MHz至33.33 MHz的晶体振荡器。可选的参考时钟倍频器可将PLL参考频率加倍，输入频率范围在表中明确规定。

3.6 参考切换

该器件支持双单端CMOS输入和单差分参考输入，在双单端参考模式下，支持自动恢复和手动PLL参考时钟切换，可实现低至10 ppm的输出频率干扰。

3.7 分频器

参考分频器R和VCO/VCXO反馈分频器N（由预分频器P和计数器A、B组成）可通过寄存器设置，实现不同的分频比。预分频器有固定分频（FD）和双模（DM）两种工作模式，可根据需要选择。

3.8 锁检测

AD9522-2提供数字锁检测（DLD）、模拟锁检测（ALD）和电流源数字锁检测（CSDLD）三种锁检测功能，可通过寄存器设置和外部电路实现准确的锁检测。

3.9 保持模式

PLL具备保持模式，当参考时钟丢失时，可将电荷泵置于高阻抗状态，使VCO保持相对恒定的频率。保持模式分为外部/手动和自动/内部两种，可通过寄存器设置启用。

3.10 VCO校准

片上VCO必须进行校准，可在上电时自动校准或手动校准。校准过程由校准控制器控制，需要PLL正确设置并存在稳定的REFIN时钟。

3.11 零延迟操作

AD9522-2有内部和外部两种零延迟模式，可将输出时钟的相位与外部PLL参考输入的相位对齐。在零延迟模式下，需要注意输出频率的选择，以确保输入/输出相位关系的准确性。

3.12 时钟分配

时钟通道由3路LVDS时钟输出或6路CMOS时钟输出组成，每个通道有可编程的分频器，可实现1至32的分频。VCO分频器可将VCO输出或外部CLK输入进行分频，以满足不同的频率需求。

3.13 同步功能

时钟输出可通过SYNC引脚或寄存器设置进行同步，同步操作可使输出进入预设的静态状态，释放SYNC信号后，输出将按照预设条件继续时钟操作。

3.14 输出驱动

输出驱动可配置为LVDS差分输出或CMOS单端输出，LVDS输出的极性和电流可设置，CMOS输出可单独控制开关和极性。

3.15 复位和掉电模式

AD9522-2支持上电复位、硬件复位、软件复位和软复位到EEPROM设置等多种复位模式，以及芯片掉电、PLL掉电、分配部分掉电、单个时钟输出掉电和单个时钟通道掉电等多种掉电模式。

3.16 串行控制端口

串行控制端口兼容SPI和I²C协议，可通过SP1和SP0引脚选择通信接口。SPI模式支持单字节或多字节传输，I²C模式支持标准模式和快速模式。

3.17 EEPROM操作

内部EEPROM可用于存储用户定义的寄存器设置，在上电或复位时加载。用户可通过串行端口对EEPROM进行编程和读取操作，编程过程需要设置相关寄存器并执行IO_UPDATE操作。

4. 应用信息

4.1 频率规划

在使用AD9522进行频率规划时，需要考虑参考分频器、反馈分频器、VCO分频器和通道分频器的设置。选择合适的VCO频率和电荷泵电流，可优化PLL的性能。ADIsimCLK是一个强大的PLL建模工具，可帮助确定最佳的环路滤波器。

4.2 ADC时钟应用

高速ADC对采样时钟的质量非常敏感，AD9522的低抖动输出可满足ADC的时钟要求。其LVDS差分输出可提供更好的抗噪性能，提高转换器的SNR。

4.3 LVDS时钟分配

LVDS是一种差分输出选项，使用电流模式输出级，输出符合ANSI/TIA/EIA-644规范。推荐的LVDS输出端接电路可确保信号的稳定传输。

4.4 CMOS时钟分配

AD9522的输出驱动可配置为CMOS驱动，在单端CMOS时钟分配时，需要注意点对点连接、源端串联端接和远端端接等问题，以确保信号的完整性。

5. 总结

AD9522-2是一款功能强大、性能卓越的时钟发生器，具有低相位噪声、灵活的参考输入和输出配置、多种工作模式和丰富的控制功能。在设计过程中，工程师需要根据具体应用需求，合理配置PLL、分频器、输出驱动等组件，以实现最佳的系统性能。同时，要注意VCO校准、零延迟操作、同步功能等关键环节，确保系统的稳定性和可靠性。希望本文能为电子工程师在使用AD9522-2进行设计时提供有价值的参考。你在使用这款时钟发生器时遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。