AD9554 - 1：高性能时钟翻译器的深度解析

在电子工程领域，时钟信号的稳定性和准确性对于系统的正常运行至关重要。AD9554 - 1作为一款低环路带宽时钟翻译器，为众多系统提供了抖动清理和同步功能，尤其适用于同步光网络（SONET/SDH）等对时钟要求极高的应用场景。下面，我们就来深入了解一下这款芯片。

文件下载：AD9554-1.pdf

1. 芯片特性

1.1 稳定性与兼容性

AD9554 - 1支持GR - 1244 Stratum 3稳定性，在保持模式下能提供稳定的时钟输出。它还支持平滑的参考切换，几乎不会对输出相位产生干扰，并且满足Telcordia GR - 253抖动生成、传输和容限要求，适用于高达OC - 192的SONET/SDH系统。此外，它还支持ITU - T G.8262同步以太网从时钟以及多种ITU - T标准。

1.2 功能多样性

芯片具备自动/手动保持和参考切换功能，自适应时钟功能允许在OTN映射/解映射应用中动态调整反馈分频器。其采用四数字锁相环（DPLL）架构，拥有四个参考输入（单端或差分），4×4交叉点允许任何参考输入驱动任何PLL。输入参考频率范围从2 kHz到1000 MHz，参考验证和频率监测精度可达2 ppm，还具备可编程的输入参考切换优先级。

1.3 输出特性

芯片有4个差分时钟输出，每个差分对可配置为HCSL、LVDS兼容或LVPECL兼容。输出频率范围为430 kHz到941 MHz，数字PLL中可编程的18位整数和24位小数反馈分频器以及可编程的环路带宽从0.1 Hz到4 kHz，为不同应用提供了灵活的配置选项。

2. 应用领域

AD9554 - 1的应用范围广泛，涵盖了网络同步（包括同步以太网和同步数字体系（SDH）到光传输网络（OTN）的映射/解映射）、参考时钟抖动清理、SONET/SDH时钟（高达OC - 192，包括FEC）、Stratum 3保持、抖动清理和相位瞬态控制、电缆基础设施、数据通信以及专业视频等领域。

3. 工作原理

3.1 系统时钟（SYSCLK）

SYSCLK电路为芯片的其余部分提供低抖动、稳定的高频时钟。XOA和XOB引脚连接到内部SYSCLK乘法器，可通过连接晶体谐振器或低频时钟源来合成系统时钟。SYSCLK乘法器是一个整数 - N设计，带有集成VCO，可将低频时钟输入转换为所需的系统时钟频率（2250 MHz到2415 MHz）。

3.2 数字锁相环（DPLL）

芯片包含四个独立的DPLL核心，每个核心独立运行。DPLL的信号链从参考信号开始，经过R分频器和交叉点开关后进入DPLL。TDC/相位频率检测器（PFD）产生数字字序列并传递给数字环路滤波器，数字环路滤波器产生的数字字序列驱动Σ - Δ调制器，使其频率和相位与输入信号锁定。

3.3 模拟锁相环（APLL）

四个输出模拟PLL（APLL）为DPLL输出提供频率上变频和噪声滤波。APLL的参考输入是DPLL的输出，反馈分频器是整数分频器，环路滤波器部分集成，带有一个外部15 nF电容器连接到内部LDO。

3.4 时钟分配

AD9554 - 1有四个相同的时钟分配部分，包括P分频器和通道分频器。P分频器将VCO输出频率降低到≤1.25 GHz，并保持50%的占空比；通道分频器是10位整数分频器，可产生约50%的占空比。

4. 寄存器编程

寄存器编程是配置AD9554 - 1的关键步骤。评估软件包含一个编程向导和图形用户界面（GUI），可根据用户的输入和输出频率确定DPLL、APLL和SYSCLK的最佳配置，并生成一个易于使用文本编辑器读取的寄存器设置文件（.STP）。用户可以独立配置PLL_0到PLL_3，先编程通用寄存器，再独立配置特定于每个PLL的寄存器。

5. 参考输入与切换

5.1 参考输入物理连接

四个参考时钟接收器对（REFA、(REFA)到REFD、(REFD)）提供了参考时钟的接入。输入接收器采用迟滞设计，以适应上升和下降沿缓慢的输入信号，在差分或单端操作模式下，可接受交流或直流耦合的输入信号。

5.2 参考监测

参考监测功能依赖于稳定的系统时钟。每个参考输入都有一个专用的监测器，用于测量参考周期，并根据寄存器中设置的参数确定参考的有效性。参考验证定时器可设置故障参考恢复为有效所需的时间。

5.3 参考切换

AD9554 - 1的参考切换功能非常灵活，通过复杂的优先级算法和基于寄存器的控制，用户可以选择五种操作模式：自动恢复模式、自动非恢复模式、手动带自动回退模式、手动带保持回退模式和无保持回退的全手动模式。

6. 性能指标

6.1 电源与功耗

芯片的电源分为VDD和VDD_SP两组，VDD可连接到1.5 V或1.8 V的公共电源，VDD_SP可连接到1.5 V、1.8 V或2.5 V的电源。典型配置下的功耗约为0.92 W（系统时钟为49.152 MHz晶体，四个DPLL激活，两个19.44 MHz输入参考处于差分模式，四个交流耦合输出驱动器在21 mA模式下，输出频率为644.53125 MHz）。

6.2 输出特性

输出时钟的频率范围为430 kHz到941 MHz，不同驱动模式下的输出幅度和上升/下降时间等参数有所不同。例如，在14 mA模式下，输出频率范围为0.430到941 MHz，上升/下降时间（20%到80%）为125到190 ps。

6.3 抖动性能

在不同的输入和输出频率条件下，芯片的抖动生成性能表现良好。例如，当fREF = 19.44 MHz，fOUT = 622.08 MHz，fLOOP = 50 Hz带宽时，5 kHz到20 MHz的集成RMS抖动为381 fs。

7. 引脚配置与功能

芯片采用56引脚（8 mm×8 mm）LFCSP封装，引脚包括电源引脚、参考输入引脚、时钟输出引脚、控制引脚等。每个引脚都有特定的功能，例如，REFA - REFD为参考输入引脚，OUT0B - OUT3B为时钟输出引脚，SDIO/SDA和SCLK/SCL用于串行通信等。

总结

AD9554 - 1是一款功能强大、性能优越的时钟翻译器，适用于多种对时钟稳定性和准确性要求较高的应用场景。通过深入了解其特性、工作原理、寄存器编程和性能指标等方面，电子工程师可以更好地应用这款芯片，设计出更加稳定和高效的系统。在实际应用中，还需要根据具体需求进行合理的配置和调试，以充分发挥芯片的优势。你在使用AD9554 - 1的过程中遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。