解析ADN2804：622 Mbps时钟和数据恢复IC的卓越性能与应用指南

在高速数据通信领域，时钟和数据恢复（CDR）IC扮演着关键角色。今天，我们将深入探讨一款性能出色的CDR IC——ADN2804，它集成了限幅放大器，专为622 Mbps NRZ数据处理而设计，能满足SONET等多种应用需求。

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一、ADN2804的关键特性

1. 卓越的抖动性能

ADN2804在抖动方面表现卓越，超过了SONET对抖动传输、生成和容限的要求。其量化器灵敏度典型值为3.3 mV，可有效应对信号中的抖动干扰，确保数据的准确恢复。

2. 灵活的参数调整

• 可调切片电平：切片电平可在±95 mV范围内调整，能有效减轻放大自发辐射（ASE）噪声或占空比失真的影响。
• 独立的切片电平调整和LOS检测：切片电平调整和信号丢失（LOS）检测相互独立，互不干扰，提高了系统的稳定性和可靠性。

3. 便捷的时钟恢复

采用专利时钟恢复架构，无需外部参考时钟即可自动锁定622 Mbps数据，简化了设计流程。

4. 低功耗与小封装

• 单电源3.3 V供电，典型功耗仅423 mW，符合现代电子设备对低功耗的要求。
• 采用5 mm × 5 mm、32引脚的LFCSP无铅封装，节省了电路板空间。

二、工作原理剖析

ADN2804是一个延迟和锁相环电路，用于从NRZ编码数据流中恢复时钟和重定时数据。它通过两个独立的反馈回路跟踪输入数据信号的相位，一个高速延迟锁定回路使用压控移相器跟踪输入抖动的高频分量，另一个由VCO组成的相位控制回路跟踪低频分量。初始VCO频率由第三个回路设置，该回路将VCO频率与输入数据频率进行比较并设置粗调电压，而抖动跟踪锁相环则通过微调控制VCO。这种设计使得ADN2804能够同时提供宽带抖动适应和窄带抖动滤波功能，有效减少了抖动峰值，非常适合信号再生器应用。

三、功能模块详解

1. 频率采集

ADN2804从数据中采集频率，锁检测电路会比较VCO频率和输入数据频率。当频率差异超过1000 ppm时，LOL（锁丢失）信号被置位，启动频率采集周期；当VCO频率与数据频率相差在250 ppm以内时，LOL信号复位。频率环路需要在CF1和CF2引脚之间连接一个单外部电容，推荐使用0.47 μF ± 20%、X7R陶瓷芯片电容，其绝缘电阻应大于300 MΩ。

2. 限幅放大器

限幅放大器具有差分输入（PIN/NIN），内部通过50 Ω电阻端接到片上电压基准（VREF典型值为2.5 V）。输入通常采用交流耦合，也可直流耦合，但需保证输入共模电压高于2.5 V。输入失调经过工厂微调，典型灵敏度优于3.3 mV，且漂移极小。

3. 切片调整

通过向SLICEP和SLICEN输入施加高达±0.95 V的差分电压输入，可将量化器切片电平偏移±100 mV，以减轻ASE噪声或占空比失真的影响。若无需调整切片电平，可将SLICEP和SLICEN连接到VEE。切片调整增益约为0.11 V/V。

4. 信号丢失（LOS）检测

接收器前端的LOS检测电路可检测输入信号电平是否低于用户可调阈值，该阈值通过从引脚9（THRADJ）到VEE连接的单个外部电阻设置。若输入电平低于编程的LOS阈值，LOS输出引脚22将被置为逻辑1。LOS检测器设计响应时间约为500 ns，但在交流耦合应用中，其响应时间受RC时间常数影响。LOS引脚默认高电平有效，可通过设置CTRLC[2]为1将其配置为低电平有效。此外，LOS检测器具有约6 dB的电气迟滞，可防止LOS引脚出现抖动。

5. 锁检测操作

锁检测有三种模式：

• 正常模式：ADN2804作为CDR，无需参考时钟即可锁定622 Mbps数据速率。当VCO频率与输入数据频率相差在250 ppm以内时，LOL信号复位，DPLL开始工作以实现锁相；若输入频率误差超过1000 ppm，LOL信号重新置位，进入新的频率采集周期。
• REFCLK模式：使用参考时钟辅助锁定VCO。通过设置CTRLA[0]为1启用该模式，并设置CTRLA[7, 6]和CTRLA[5:2]来设置参考频率范围和数据速率与参考频率的分频比。当VCO频率与期望频率相差在250 ppm以内时，LOL信号复位；若频率误差超过1000 ppm，重新进行频率采集。
• 静态LOL模式：该模式可指示是否曾经发生过锁丢失情况。I2C寄存器位MISC[4]为静态LOL位，发生锁丢失时该位被置为逻辑高，即使重新锁定，该位仍保持高电平，直到手动复位。通过将I2C寄存器位CTRLB[7]置为1，LOL引脚将成为静态LOL指示器。

6. 静音模式

ADN2804的SQUELCH引脚有两种模式：

• 数据输出和时钟输出静音模式：当CTRLC[1]为0（默认模式）时，SQUELCH输入引脚27为高电平时，数据输出（DATAOUTN和DATAOUTP）和时钟输出（CLKOUTN和CLKOUTP）都被置为零状态，以抑制下游处理。
• 数据输出或时钟输出静音模式：当CTRLC[1]为1时，SQUELCH输入为高电平时，DATAOUTN和DATAOUTP引脚被静音；SQUELCH输入为低电平时，CLKOUTN和CLKOUTP引脚被静音，适用于不需要恢复时钟的中继器应用。

7. I2C接口

ADN2804支持2线、I2C兼容的串行总线，可驱动多个外设。它有两个可能的7位从地址，用于读写操作。主设备通过I2C总线控制ADN2804时，需遵循特定的协议，包括起始条件、地址传输、应答位等。通过I2C接口还可实现LOS配置（设置LOS引脚为高电平或低电平有效）和系统复位（启动新的频率采集）等功能。

四、参考时钟（可选）

ADN2804进行时钟和数据恢复时无需参考时钟，但提供了对可选参考时钟的支持。参考时钟可差分或单端驱动，若不使用参考时钟，REFCLKP应连接到VCC，REFCLKN可浮空或连接到VEE。参考时钟有两种使用模式：

1. 锁定到参考模式

通过将I2C寄存器位CTRLA[0]置为1启用该模式，ADN2804将根据参考时钟锁定到特定频率，满足公式[Data Rate / 2^{CTRLA(5: 2)} = REFCLK / 2^{CTRLA[7,6]}]。用户需根据数据速率提供合适的参考时钟，默认期望参考时钟为19.44 MHz，还可选择38.88 MHz、77.76 MHz和155.52 MHz，通过编程CTRLA[7, 6]进行选择，CTRLA[5:2]通常设置为[0101]。在此模式下，若ADN2804失去锁定，它将重新锁定到参考时钟并继续输出稳定时钟。

2. 测量数据频率模式

通过将I2C寄存器位CTRLA[1]置为1启用该模式，ADN2804将比较输入数据频率和参考时钟频率，并以0.01%（100 ppm）的精度返回两者的频率比。参考时钟频率范围为10 MHz至160 MHz，使用前需根据参考时钟频率设置CTRLA[7, 6]。测量数据速率的步骤包括：将CTRLA[1]置为1启用测量功能；通过将CTRLB[3]先置为1再置为0来复位MISC[2]以启动新的数据速率测量；读取MISC[2]判断测量是否完成；若完成，从FREQ2[6:0]、FREQ1[7:0]和FREQ0[7:0]读取数据速率。需注意，只有当LOL为低电平时，数据速率读取才有效。

五、应用信息与设计指南

1. PCB设计指南

• 电源和接地连接：建议使用一个低阻抗接地平面，VEE引脚应直接焊接到接地平面以减少串联电感。在3.3 V电源进入PCB处，建议使用一个22 μF电解电容，同时在ADN2804的VCC和VEE引脚之间尽可能靠近VCC引脚放置0.1 μF和1 nF陶瓷芯片电容。若通过过孔连接电源和接地，使用多个过孔并联可减少串联电感。
• 传输线：为减少反射，所有具有高频输入和输出信号的引脚（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）应使用50 Ω传输线。同时，PIN/NIN输入走线、CLKOUTP/CLKOUTN和DATAOUTP/DATAOUTN输出走线的长度应匹配，以避免差分走线之间的偏斜。
• 焊接指南：32引脚LFCSP封装的焊盘设计有特定要求，PCB焊盘应比封装焊盘长0.1 mm、宽0.05 mm，并确保焊盘居中。芯片底部的暴露焊盘应通过塞孔连接到VEE，以防止回流焊时焊料泄漏。
• 交流耦合电容选择：选择输入（PIN、NIN）和输出（DATAOUTP、DATAOUTN）的交流耦合电容时，需考虑信号路径中两个50 Ω电阻形成的时间常数。当存在大量连续相同数字（CID）时，电容电压可能因基线漂移而下垂，导致与模式相关的抖动（PDJ）。用户需根据可容忍的下垂量选择电容值，并根据电容选择近似估算PDJ。

2. 直流耦合应用

ADN2804的输入也可采用直流耦合，适用于突发模式应用，因为这种应用中存在长时间的CID，不能容忍基线漂移。但采用直流耦合时，需注意不违反ADN2804的输入范围和共模电平要求。若TIA的输出电平不符合要求，可能需要进行电平转换和/或在TIA输出和ADN2804输入之间放置衰减器。

六、总结

ADN2804凭借其卓越的抖动性能、灵活的参数调整、便捷的时钟恢复和低功耗等特性，成为622 Mbps数据处理应用中的理想选择。在设计过程中，遵循正确的PCB设计指南和应用注意事项，能够充分发挥其性能优势，为高速数据通信系统的稳定运行提供有力保障。各位电子工程师在实际应用中，不妨深入研究其特性和工作原理，以实现更优化的设计方案。你在使用类似CDR IC时遇到过哪些挑战呢？欢迎在评论区分享。