1.25 Gbps时钟和数据恢复IC ADN2805：特性、原理与应用全解析

在高速数据传输领域，时钟和数据恢复（CDR）技术至关重要，它能够确保数据的准确传输和处理。今天，我们就来深入了解一款高性能的1.25 Gbps时钟和数据恢复IC——ADN2805。

文件下载：ADN2805.pdf

一、ADN2805的特性亮点

1. 强大的时钟恢复能力

ADN2805能够自动锁定1.25 Gbps的NRZ串行数据输入，采用专利的时钟恢复架构，无需外部参考时钟，这大大简化了设计，降低了成本和复杂度。

2. 丰富的功能特性

• 锁丢失指示：通过LOL（Loss-of-lock）引脚，能够及时指示锁丢失状态，方便系统监控和故障排查。
• I2C接口：提供I2C接口，可访问可选功能，实现灵活的配置和控制。
• 低功耗设计：典型功耗仅390 mW，采用单电源3.3 V供电，适合各种低功耗应用场景。
• 小巧封装：采用5 mm × 5 mm 32 - lead LFCSP无铅封装，节省电路板空间。

二、工作原理剖析

ADN2805是一个延迟和锁相环电路，用于从NRZ编码数据流中恢复时钟和重定时数据。它通过两个独立的反馈回路来跟踪输入数据信号的相位，这两个回路共享一个公共控制电压。

1. 高速延迟锁定环路径

使用压控移相器来跟踪输入抖动的高频分量。当输入数据的时钟滞后时，鉴相器会驱动VCO提高频率，并增加移相器的延迟，从而减少时钟和数据之间的相位误差。

2. 相位控制环

由VCO组成，跟踪输入抖动的低频分量。VCO的初始频率由第三个回路设置，该回路将VCO频率与输入数据频率进行比较，并设置粗调电压。

3. 抖动跟踪优势

这种独特的设计使得ADN2805在抖动跟踪方面表现出色。与传统的二阶锁相环相比，它在闭环传输中没有零点，从而最小化了抖动峰值，非常适合信号再生器应用，避免了级联再生器中抖动积累的问题。

三、功能详细描述

1. 频率获取

ADN2805从1.25 Gbps的数据中获取频率。锁检测电路比较VCO和输入数据的频率，当频率差超过1000 ppm时，LOL信号置位，启动频率获取周期。当VCO频率与数据频率相差在250 ppm以内时，LOL信号复位，FLL关闭，PLL/DLL将VCO频率拉至与数据频率相等。

2. 输入缓冲

输入缓冲器具有差分输入（PIN/NIN），内部通过50 Ω电阻端接到片上电压参考（VREF = 2.5 V典型值）。实现10⁻¹⁰误码率所需的最小差分输入电平为200 mV p - p。

3. 锁检测操作

• 正常模式：无需参考时钟，ADN2805锁定1.25 Gbps NRZ数据。当VCO频率与数据频率相差在250 ppm以内时，LOL信号复位，DLL/PLL实现相位锁定。若输入频率误差超过1000 ppm，LOL信号重新置位，开始新的频率获取。
• REFCLK模式：使用参考时钟辅助锁定VCO。通过设置CTRLA[0]为1启用该模式，并设置参考频率范围和数据速率与参考频率的分频比。当VCO频率与期望频率相差在250 ppm以内时，LOL信号复位，实现相位锁定。
• 静态LOL模式：用于指示是否发生过锁丢失情况。I2C寄存器位MISC[4]为静态LOL位，发生锁丢失时该位内部置为高电平，即使重新锁定也保持高电平，直到手动复位。通过设置CTRLB[7]为1，LOL引脚成为静态LOL指示器。

4. 静噪模式

• SQUELCH DATAOUT和CLKOUT模式：默认模式（CTRLC [1]=0），当SQUELCH输入（Pin 27）为高电平时，时钟和数据输出置为零状态，抑制下游处理。
• SQUELCH DATAOUT或CLKOUT模式：当CTRLC[1]为1时，SQUELCH输入为高电平时，DATAOUTN/DATAOUTP引脚静噪；为低电平时，CLKOUT引脚静噪，适用于不需要恢复时钟的中继器应用。

5. 系统复位

通过向I2C寄存器位CTRLB[5]写入1后再写入0，可以启动新的频率获取，同时保持ADN2805之前在寄存器CTRL[A]、CTRL[B]和CTRL[C]中编程的操作模式。

6. I2C接口

ADN2805支持2线I2C兼容串行总线，可驱动多个外设。通过SDA和SCK输入在总线上的设备之间传输信息。ADN2805有两个7位从地址，用于读写操作。操作时需遵循特定的协议，包括起始条件、地址匹配、应答位等，以实现数据的正确读写。

四、应用信息与PCB设计指南

1. 应用场景

ADN2805适用于GbE线卡等应用，能够提供可靠的时钟和数据恢复功能，确保高速数据的准确传输。

2. PCB设计要点

• 电源和接地：建议使用一个低阻抗接地平面，将VEE引脚直接焊接到接地平面，通过多个过孔并联减少串联电感。在3.3 V电源进入PCB处使用22 μF电解电容，在IC电源VCC和VEE之间靠近ADN2805 VCC引脚处放置0.1 μF和1 nF陶瓷芯片电容。
• 传输线：所有高频输入和输出信号（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）应使用50 Ω传输线，以最小化反射。同时，PIN/NIN输入走线和CLKOUTP/CLKOUTN、DATAOUTP/DATAOUTN输出走线应长度匹配，避免差分走线之间的偏斜。
• 焊接：32 - lead LFCSP封装的焊盘设计应使PCB焊盘比封装焊盘长0.1 mm、宽0.05 mm，并将芯片底部的暴露焊盘通过塞孔连接到VEE，防止回流焊时焊料泄漏。

五、总结

ADN2805凭借其强大的时钟恢复能力、丰富的功能特性和良好的抖动性能，为高速数据传输系统提供了可靠的解决方案。在实际设计中，遵循合理的PCB设计指南，能够充分发挥其性能优势。各位工程师在使用过程中，不妨思考如何根据具体应用场景优化ADN2805的配置，以实现最佳的系统性能。你在实际项目中是否遇到过类似的时钟和数据恢复问题？又是如何解决的呢？欢迎在评论区分享你的经验。