ADN2807：155/622 Mb/s时钟和数据恢复IC的技术剖析与应用指南

在高速数据传输领域，时钟和数据恢复（CDR）技术对于确保信号的准确传输和处理至关重要。今天，我们就来深入探讨Analog Devices公司的ADN2807芯片，它是一款集成了限幅放大器的155/622 Mb/s时钟和数据恢复IC，在SONET和WDM等系统中有着广泛的应用。

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芯片特性概览

满足SONET标准

ADN2807完全符合SONET对于抖动传输、生成和容限的要求。在-40°C至+85°C的环境温度下，它能稳定工作，确保在OC - 3、OC - 12和15/14 FEC速率下实现量化、信号电平检测以及时钟和数据恢复功能。

高灵敏度与可调性

量化器灵敏度典型值为4 mV，可调切片电平范围为±100 mV，能够有效应对不同的信号环境。同时，其专利的时钟恢复架构保证了时钟恢复的准确性和稳定性。

信号检测与参考时钟

信号丢失检测范围为3 mV至15 mV，可及时发现信号异常。该芯片支持多种参考时钟频率，如19.44 MHz、38.88 MHz、77.76 MHz或155.52 MHz，并且REFCLK输入兼容LVPECL/LVDS/LVCMOS/LVTTL（仅在155.52 MHz时支持LVPECL/LVDS），还提供可选的19.44 MHz片上振荡器，可与外部晶体配合使用。

低功耗与小封装

采用单电源3.3 V供电，典型功耗仅为540 mW，具有出色的节能性能。其7 mm × 7 mm、48引脚的LFCSP封装，体积小巧，适合高密度的电路板设计。

技术规格详解

量化器特性

• 直流特性：输入电压范围为0 - 1.2 V，峰 - 峰差分输入为2.4 V，输入共模电平为0.4 V，差分输入灵敏度典型值为4 mV p - p，输入过驱动为2 - 5 mV p - p，输入偏移为500 µV，输入均方根噪声在BER = 1 × 10–10时为244 µV rms。
• 交流特性：小信号增益为54 dB，输入电阻为100 Ω，输入电容为0.65 pF，脉冲宽度失真为10 ps。

信号检测与锁定

• 电平信号检测：不同的RTHRESH电阻值对应不同的电平检测范围和响应时间，并且具有一定的磁滞特性，可防止输出抖动。
• 失锁检测：失锁响应时间在fVCO误差 > 1000 ppm时为60 mV。

锁相环特性

• 抖动传输：OC - 12的抖动传输带宽为140 - 200 kHz，OC - 3为48 - 85 kHz。
• 抖动生成：在特定频率范围内，OC - 12的抖动生成典型值为0.003 UI rms，OC - 3为0.02 - 0.04 UI p - p。
• 抖动容限：在不同频率下，OC - 12和OC - 3都有相应的抖动容限要求，ADN2807能够满足这些要求。

输出特性

CML输出的单端输出摆幅为400 - 540 mV，差分输出摆幅为850 - 1100 mV，输出高电压和低电压分别为VCC - 0.60 V和VCC - 0.30 V，上升时间和下降时间均为150 ps，不同速率下的建立时间和保持时间也有明确规定。

功能模块解析

多速率时钟和数据恢复

ADN2807能够从OC - 3、OC - 12以及15/14 FEC速率的串行比特流中恢复时钟和数据。通过SEL[2..0]输入选择数据速率，输出的2.5 GHz VCO经过分频以支持较低的数据速率。

限幅放大器

限幅放大器具有差分输入（PIN/NIN），内部以50 Ω端接到片上电压参考（VREF = 0.6 V典型值）。输入可采用交流耦合或直流耦合，输入偏移经过工厂调整，典型灵敏度优于4 mV，且漂移极小。

切片调整

通过向SLICEP/N输入±0.8 V的差分电压，可将量化器切片电平偏移±100 mV，以减轻ASE噪声的影响。若不需要调整切片电平，SLICEP/N必须连接到VCC。

信号丢失（LOS）检测器

接收器前端的电平信号检测电路可指示输入信号电平何时低于用户可调阈值。阈值通过THRADJ引脚连接到地的单个外部电阻设置。当输入电平低于编程的LOS阈值时，SDOUT引脚将输出逻辑1，表示信号丢失。

参考时钟

ADN2807提供三种参考频率选项：差分时钟、单端时钟或晶体振荡器。REFCLKN/P输入可接受多种参考时钟频率，通过REFSEL0/1引脚选择合适的分频比。此外，还提供片上振荡器与外部晶体配合使用。

锁定检测器操作

锁定检测器监控VCO和参考时钟之间的频率差，当VCO频率在中心频率的500 ppm以内时，失锁信号被置为无效。若频率误差超过0.1%，失锁信号重新置为有效，控制返回频率环以重新获取并保持稳定的时钟信号。

静噪模式

当静噪输入驱动到TTL高电平时，时钟和数据输出均置为零状态，以抑制下游处理。该引脚可直接由LOS检测器输出（SDOUT）驱动。

测试模式 - 旁路和环回

• 旁路模式：当旁路输入驱动到TTL高电平时，量化器输出直接连接到驱动数据输出引脚的缓冲器，绕过时钟恢复电路，有助于系统处理非标准比特率。
• 环回模式：将LOOPEN引脚驱动到TTL高电平可启用环回模式，便于系统诊断测试。测试输入（TDINP/N）具有内部50 Ω端接，不使用时可悬空。旁路和环回模式相互排斥，同一时间只能使用一种模式。

应用设计要点

PCB设计准则

• 电源连接和接地平面：建议使用一个低阻抗接地平面连接模拟和数字接地，VEE引脚直接焊接到接地平面以减少串联电感。在3.3 V电源进入PCB的位置使用10 µF电解电容器，在IC电源VCC和GND之间靠近ADN2807 VCC引脚处使用0.1 µF和1 nF陶瓷芯片电容器。
• 传输线：所有高频输入和输出信号（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）使用50 Ω传输线，以最小化反射。PIN/NIN输入迹线和CLKOUTP/N、DATAOUTP/N迹线应长度匹配，所有高速CML输出需要100 Ω背端接芯片电阻连接到VCC。
• 芯片级封装焊接准则：48引脚LFCSP的引脚为矩形，印刷电路板焊盘应比封装引脚长0.1 mm、宽0.05 mm，底部的中央暴露焊盘应连接到模拟VCC。

交流耦合电容器选择

为确保ADN2807在OC - 3和OC - 12数据速率下正常工作，输入（PIN、NIN）和输出（DATAOUTP、DATAOUTN）的交流耦合电容器最小应为0.1 µF。

直流耦合应用

ADN2807的输入也可采用直流耦合，适用于突发模式应用。但需注意不违反输入范围和共模电平要求，若TIA输出电平不符合要求，需进行电平转换和/或衰减。

输入数据丢失时的LOL切换

当输入数据流因光链路中断或其他原因丢失时，只要有有效的参考时钟，ADN2807的时钟输出将保持在VCO中心频率的1000 ppm以内，LOL引脚将以几千赫兹的速率切换。

ADN2807是一款功能强大、性能优异的时钟和数据恢复IC，在高速数据传输系统中具有广泛的应用前景。工程师们在设计时，需充分考虑其各项特性和应用要点，以确保系统的稳定运行。大家在实际应用中是否遇到过类似芯片的设计挑战呢？欢迎在评论区分享你的经验和见解。