探索ADN2816：高性能时钟和数据恢复IC的深度剖析

在当今高速数据通信领域，时钟和数据恢复（CDR）技术对于确保数据的准确传输至关重要。Analog Devices的ADN2816作为一款连续速率10 Mb/s至675 Mb/s的时钟和数据恢复IC，凭借其卓越的性能和丰富的特性，成为众多应用场景的理想选择。本文将深入剖析ADN2816的技术细节、工作原理、应用场景以及设计要点，为电子工程师们提供全面的参考。

文件下载：ADN2816.pdf

一、ADN2816概述

1.1 关键特性

ADN2816具有一系列令人瞩目的特性。它支持10 Mb/s至675 Mb/s的连续数据速率，无需外部参考时钟即可自动锁定所有数据速率，并且满足SONET的抖动要求，包括抖动传输、抖动生成和抖动容限。此外，它还具备专利的时钟恢复架构、锁丢失指示器以及I2C接口，方便用户访问可选功能。

1.2 电气参数

• 电源：采用3.3 V单电源供电，典型功耗仅为366 mW，具有低功耗的优势。
• 封装：采用紧凑的5 mm × 5 mm 32 - 引脚LFCSP封装，无铅设计，符合环保要求。

1.3 应用场景

ADN2816的应用范围广泛，涵盖了SONET OC - 1/-3/-12及相关FEC速率、光纤通道、ESCON、快速以太网、SDI、WDM转发器、再生器/中继器、测试设备以及宽带交叉连接和路由器等领域。

二、工作原理

2.1 时钟和数据恢复架构

ADN2816是一个延迟和锁相环电路，用于从NRZ编码数据流中恢复时钟和重定时数据。它通过两个独立的反馈环路跟踪输入数据信号的相位，这两个环路共享一个公共控制电压。高速延迟锁定环路使用电压控制移相器跟踪输入抖动的高频分量，而由VCO组成的独立相位控制环路则跟踪输入抖动的低频分量。此外，还有第三个环路用于设置VCO的初始频率，该环路将VCO频率与输入数据频率进行比较并设置粗调电压。

2.2 抖动处理机制

• 低频率抖动：在输入数据信号的低频率抖动情况下，环路滤波器中的积分器提供高增益，以小相位误差跟踪大抖动幅度。此时，VCO进行频率调制，类似于普通锁相环跟踪抖动。VCO的调谐范围越宽，对低频抖动的容纳能力就越大。
• 中频率抖动：当抖动频率处于中等范围时，VCO的增益和调谐范围不足以跟踪输入抖动，VCO控制电压饱和，VCO频率停留在调谐范围的一端。此时，延迟锁定环路控制电压增大，移相器承担跟踪输入抖动的任务。
• 高频率抖动：对于高频率抖动，环路积分器的增益较小，需要较大的相位差才能使环路控制电压足够大以调谐移相器的范围。在这个区域，抖动容纳能力由输入数据的眼图开口、静态相位误差和残余环路抖动生成决定，大约为0.5 UI。

三、功能描述

3.1 频率获取

ADN2816能够在10 Mb/s至675 Mb/s的数据频率范围内从数据中获取频率。锁检测器电路比较VCO和输入数据的频率，当频率差超过1000 ppm时，LOL（锁丢失）信号被断言，启动频率获取周期。VCO频率被重置到其范围的底部（10 MHz），频率检测器比较VCO频率和输入数据频率，并根据需要递增VCO频率。当VCO频率接近数据频率时，步长减小，直到VCO频率与数据频率相差在250 ppm以内，此时LOL信号被解除断言。

3.2 输入缓冲器

输入缓冲器具有差分输入（PIN/NIN），内部通过50 Ω电阻端接到片上电压参考（典型值 (VREF = 2.5 V)）。要实现 (10^{-10}) 的误码率，所需的最小差分输入电平为200 mV p - p。

3.3 锁检测器操作

• 正常模式：在正常模式下，ADN2816是一个连续速率CDR，无需参考时钟即可锁定10 Mb/s至675 Mb/s的任何数据速率。锁检测器监控VCO和输入数据频率的差异，当VCO频率与数据频率相差在250 ppm以内时，解除LOL信号的断言，使D/PLL将VCO频率拉至与数据频率相等。如果输入频率误差超过1000 ppm，LOL信号将重新被断言，控制返回频率环路，开始新的频率获取。
• REFCLK模式：在REFCLK模式下，使用参考时钟作为辅助来锁定ADN2816的VCO。通过设置CTRLA[0]为1启用锁到参考模式，用户还需要设置CTRLA[7:6]和CTRLA[5:2]位来设置参考频率范围和数据速率相对于参考频率的分频比。锁检测器监控分频后的VCO和分频后的参考时钟之间的频率差异，当VCO频率与所需频率相差在250 ppm以内时，解除LOL信号的断言。
• 静态LOL模式：ADN2816实现了静态LOL功能，用于指示是否曾经发生过锁丢失情况。即使ADN2816重新获得锁定，该指示信号仍将保持断言，直到手动重置静态LOL位（MISC[4]）。通过向I2C寄存器位CTRLB[7]写入1，可使LOL引脚成为静态LOL指示器。

3.4 谐波检测器

ADN2816提供谐波检测器，用于检测输入数据是否切换到VCO当前锁定的数据速率的低次谐波。当检测到谐波时，LOL引脚被断言，启动新的频率获取，ADN2816会自动锁定到新的数据速率。需要注意的是，谐波检测器不检测数据速率的高次谐波。

3.5 静音模式

ADN2816提供两种静音模式：

• SQUELCH DATAOUT和CLKOUT模式：当CTRLC[1] = 0（默认模式）时，选择此模式。当SQUELCH输入（Pin 27）被驱动到TTL高电平时，时钟和数据输出都被设置为零状态，以抑制下游处理。
• SQUELCH DATAOUT或CLKOUT模式：当CTRLC[1]为1时，选择此模式。当SQUELCH输入被驱动到高电平时，DATAOUTN/DATAOUTP引脚被静音；当SQUELCH输入被驱动到低电平时，CLKOUT引脚被静音。这种模式在中继器应用中特别有用，因为在这些应用中可能不需要恢复的时钟。

3.6 I2C接口

ADN2816支持2线I2C兼容串行总线，可驱动多个外设。通过串行数据（SDA）和串行时钟（SCK）两个输入，在连接到总线的任何设备之间传输信息。每个从设备通过唯一的地址被识别，ADN2816有两个可能的7位从地址用于读写操作。用户可以通过I2C接口访问ADN2816的内部寄存器，实现对设备的控制和配置。

3.7 参考时钟（可选）

虽然ADN2816在进行时钟和数据恢复时不需要参考时钟，但它支持可选的参考时钟。参考时钟可以差分或单端驱动，输入缓冲器可以接受任何峰 - 峰差分幅度大于100 mV的差分信号（如LVPECL或LVDS）或标准单端低电压TTL输入。参考时钟有两个用途：作为ADN2816锁定数据的辅助手段，或用于测量输入数据的频率。这两种模式是互斥的，用户需要根据具体需求进行选择。

四、应用设计要点

4.1 PCB设计准则

• 电源连接和接地平面：建议使用一个低阻抗接地平面，将VEE引脚直接焊接到接地平面以减少串联电感。在电源进入PCB的位置，建议在VCC和VEE之间使用一个22 μF的电解电容器。同时，在IC电源VCC和VEE之间，尽可能靠近ADN2816的VCC引脚放置0.1 μF和1 nF的陶瓷芯片电容器。
• 传输线：所有高频输入和输出信号（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）都需要使用50 Ω传输线，以最小化反射。此外，PIN/NIN输入走线和CLKOUTP/CLKOUTN、DATAOUTP/DATAOUTN输出走线的长度需要匹配，以避免差分走线之间的偏斜。
• AC耦合电容器的选择：在选择ADN2816输入（PIN、NIN）和输出（DATAOUTP、DATAOUTN）的AC耦合电容器时，需要考虑信号路径中两个50 Ω电阻形成的时间常数。用户需要确定可容忍的电压下降量，并根据该下降量选择AC耦合电容器，同时需要在电压下降和图案相关抖动（PDJ）之间进行权衡。

4.2 数据速率读取

• 粗数据速率读取：无需外部参考时钟，通过I2C接口可以将数据速率读取到大约±10%的精度。当LOL信号被解除断言时，可以读取一个9位寄存器COARSE_RD[8:0]，其中该寄存器的8个MSB是RATE[7:0]寄存器的内容，LSB是MISC[0]位。
• 精细数据速率读取：使用参考时钟可以将数据速率测量到0.01%的精度。具体操作步骤包括设置CTRLA[7:6]位以选择合适的参考频率范围，写入1到CTRLA[1]以启用精细数据速率测量功能，重置MISC[2]以启动新的数据速率测量，读取MISC[2]以确定测量是否完成，最后从FREQ2[6:0]、FREQ1[7:0]和FREQ0[7:0]寄存器读取数据速率。

五、总结

ADN2816作为一款高性能的时钟和数据恢复IC，凭借其宽数据速率范围、低功耗、出色的抖动性能以及丰富的功能特性，为高速数据通信系统提供了可靠的解决方案。在实际应用中，电子工程师们需要根据具体的设计需求，合理选择和配置ADN2816，并遵循相应的PCB设计准则，以确保系统的性能和稳定性。希望本文对大家深入了解ADN2816以及相关设计有所帮助，你在使用ADN2816的过程中遇到过哪些问题呢？欢迎在评论区分享交流。