ADN2855：多速率突发模式时钟与数据恢复IC的技术剖析

在光通信领域，GPON/BPON/GEPON光线路终端（OLT）接收器对时钟和数据恢复有着严格要求。ADN2855作为一款专门为该应用设计的突发模式时钟和数据恢复IC，展现出了卓越的性能和丰富的功能。下面，我们将深入剖析ADN2855的各项特性。

文件下载：ADN2855.pdf

一、核心特性

1. 数据速率与接口

ADN2855支持155.52 Mbps、622.08 Mbps、1244.16 Mbps和1250.00 Mbps四种串行数据输入速率，可通过I2C接口进行灵活选择。其具备12位的采集时间，拥有4位并行LVDS输出接口，能高效地处理和传输数据。

2. 独特架构与功能

• 双环时钟恢复架构：专利的双环时钟恢复架构确保了时钟恢复的稳定性和准确性，能有效应对不同速率的数据。
• 集成PRBS发生器：集成的PRBS发生器为测试和验证提供了便利，有助于工程师快速检测系统性能。
• 字节速率参考时钟：字节速率参考时钟为系统提供了稳定的时钟基准，保证数据处理的同步性。
• 失锁指示器：失锁指示器能及时反馈时钟恢复状态，方便工程师进行故障排查。

  3. 兼容性与接口

• 支持DDR - FPGA：支持双数据速率（DDR）兼容的FPGA，可与多种数字电路无缝对接。
• I2C接口：通过I2C接口，工程师可以方便地访问设备的可选功能，实现对设备的灵活配置。

  4. 电源与封装

• 单电源供电：采用3.3 V单电源供电，简化了电源设计，降低了系统成本。
• 低功耗：在串行输出模式下典型功耗为670 mW，在解串器模式下典型功耗为825 mW，具有良好的节能性能。
• 紧凑封装：采用5 mm × 5 mm、32引脚的LFCSP封装，节省了电路板空间，适合小型化设计。

二、工作原理

1. 频率锁定

ADN2855需要一个与输入数据频率锁定的参考时钟。其FLL（频率锁定环）会相对于该参考时钟进行频率锁定，将VCO（压控振荡器）的频率误差拉向0 ppm。由于假定OLT的上游突发数据由光网络终端（ONT）CDR恢复的时钟进行时钟同步，因此能保证与OLT系统时钟的频率锁定。

2. 相位锁定

芯片内部的前导码检测器会在前导码中寻找最大转换密度模式（如1010…）。一旦检测到该模式，片上延迟/锁相环（D/PLL）会在12 UI（单位间隔）内快速对输入突发数据进行相位锁定，并补偿FLL未完全消除的频率误差。

3. 数据处理

输入数据由恢复的时钟进行重定时，然后以串行或4位并行输出半字节的形式输出。同时，在突发数据之间，需要一个RESET信号将设备设置为快速相位采集模式。RESET信号必须在之前突发数据结束后的8 UI内有效，并在最大转换密度前导码部分开始之前无效，且宽度至少为16 UI。

三、功能描述

1. 频率采集

ADN2855工作在突发数据恢复模式，需要使用OLT系统参考时钟作为采集辅助。通过设置(CTRL A[0]=1)将其置于锁定参考时钟模式，然后向CTRLB[5]写入1到0的转换来启动频率采集。该频率采集在正常工作模式下只需进行一次，初始频率采集大约需要10 ms。

2. DATAV操作

ADN2855的数据有效指示器（DATAV）在获取前导码最大转换密度部分的相位时有效，从1010…模式开始需要12 UI。DATAV输出在当前突发数据结束后RESET信号有效时无效，其输出为低电平有效，且与LVTTL兼容。

3. 静噪模式

当静噪输入（引脚30）驱动为TTL高电平时，时钟和数据输出都被设置为零状态，以抑制下游处理。若不需要静噪功能，引脚30应连接到VEE。若希望在输出数据无效时对DATxP/DATxN和CLKOUTP/CLKOUTN输出进行静噪，则可将DATAV引脚直接硬连接到静噪输入。

4. I2C接口

ADN2855支持2线、I2C兼容的串行总线，可驱动多个外设。它有四个可能的7位从地址，用于读写操作。通过I2C接口，主设备可以与ADN2855进行数据传输，包括写入控制寄存器和读取状态信息。

5. 参考时钟

参考时钟对于ADN2855的突发模式时钟和数据恢复至关重要，必须与输入突发数据频率锁定。参考时钟可以是差分驱动或单端驱动，输入缓冲器可接受峰 - 峰差分幅度大于100 mV的差分信号或标准单端低电压TTL输入。通过设置I2C控制寄存器CTRLA的第0位为1，可启用锁定参考时钟模式，并通过向CTRLB[5]写入1到0的转换来启动频率采集。

6. 输出模式

• 并行或串行输出模式：输出可以配置为4位并行输出半字节模式或串行输出模式。默认情况下，接收数据被解串并以4位半字节形式输出，通过设置CTRLC[5] = 1可反转DATxP/DATxN总线顺序；设置CTRLD[7] = 1则进入串行输出模式。
• 双数据速率模式：默认输出模式为4位解串输出和全速率输出时钟。在并行输出模式下，设置(CTRLC[4]=1)可将时钟输出进行二分频，以支持上升和下降沿数据时钟的FPGA；在串行输出模式下，设置CTRLD[0] = 1可将串行时钟输出设置为全速率模式。
• RxCLK相位调整：ADN2855提供了调整输出时钟相对于并行输出数据相位的选项，通过CTRLC[3:2]可选择+2 UI、+0.5 UI和 - 1.5 UI三种额外的相位调整选项。

  7. 禁用输出缓冲器

  为了节省功耗，可通过设置(CTRLD[5]=1)禁用时钟输出缓冲器，设置(CTRLD[6]=1)禁用数据输出缓冲器。

四、应用信息

1. PCB设计指南

• 电源和接地：建议使用一个低阻抗接地平面，VEE引脚应直接焊接到接地平面以减少串联电感。在3.3 V电源进入PCB的位置，建议使用10 µF电解电容进行滤波，并在IC电源VCC和VEE之间靠近ADN2855 VCC引脚处放置0.1 µF和1 nF陶瓷芯片电容。
• 传输线：所有高频输入和输出信号都应使用50 Ω传输线，以最小化反射。PIN/NIN输入迹线和CLKOUTP/CLKOUTN、DATxP/DATxN输出迹线应进行长度匹配，以避免差分迹线之间的偏移。所有高速LVDS输出都需要在被驱动设备的差分输入处进行100 Ω差分端接。
• 焊接指南：32引脚LFCSP的焊盘应为矩形，PCB焊盘应比封装焊盘长0.1 mm、宽0.05 mm，并确保焊盘居中。芯片底部的中央暴露焊盘应至少与PCB上的焊盘一样大，并使用塞孔连接到VEE（GND），以防止回流焊时焊料泄漏。

  2. 外形尺寸与订购信息

  ADN2855采用5 mm × 5 mm、32引脚的LFCSP封装，提供了特定的外形尺寸规格。订购时，可根据温度范围和封装选项选择不同的型号，如ADN2855ACPZ和ADN2855ACPZ - R7适用于 - 40°C至 + 85°C温度范围，ADN2855 - EVALZ为评估板。

ADN2855凭借其丰富的功能和出色的性能，为GPON/BPON/GEPON OLT接收器应用提供了可靠的解决方案。在实际设计中，工程师需要根据具体需求合理配置设备参数，并遵循PCB设计指南，以确保系统的稳定运行。你在使用ADN2855或其他类似IC时，遇到过哪些挑战呢？欢迎在评论区分享你的经验。