探索ADSP - 21371/ADSP - 21375 SHARC处理器：高性能音频处理的利器

在电子设计领域，处理器的性能和特性直接影响着产品的功能和竞争力。ADSP - 21371/ADSP - 21375 SHARC处理器凭借其卓越的性能和丰富的功能，成为了高性能音频处理等应用的理想选择。今天，我们就来深入探究一下这款处理器。

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一、处理器概述

ADSP - 21371/ADSP - 21375属于SIMD SHARC系列DSP，采用了Analog Devices的Super Harvard架构。它们在源代码级别与ADSP - 2126x、ADSP - 2136x、ADSP - 2116x DSP以及第一代ADSP - 2106x SHARC处理器（SISD模式）兼容。这两款处理器是32位/40位浮点处理器，针对高性能汽车音频应用进行了优化，拥有大量片上SRAM和掩膜可编程ROM，多条内部总线消除了I/O瓶颈，还有创新性的数字应用接口（DAI）。

性能表现

在266 MHz的时钟频率下，该处理器能实现1.596 GFLOPS的运算能力，在多种DSP算法上相比前代SHARC处理器有显著的性能提升。例如，在1024点复FFT（基4，带反转）运算中，仅需34.5 μs；FIR滤波器（每抽头）运算时间为1.88 ns 。

二、核心架构

1. SIMD计算引擎

处理器包含两个计算处理单元，作为单指令多数据（SIMD）引擎工作。这两个处理单元分别为PEX和PEY，每个单元都有ALU、乘法器、移位器和寄存器文件。PEX始终处于活动状态，PEY可通过设置MODE1寄存器中的PEYEN模式位来启用。进入SIMD模式后，两个处理单元执行相同指令，但处理不同数据，这种架构在执行数学密集型DSP算法时效率极高。同时，进入SIMD模式会使内存与处理单元之间的数据带宽翻倍，以满足计算需求。

2. 独立并行计算单元

每个处理单元内的计算单元包括算术逻辑单元（ALU）、乘法器和移位器，它们能在单个周期内完成所有操作。这些单元并行排列，最大化了计算吞吐量。单多功能指令可执行并行的ALU和乘法器操作，在SIMD模式下，两个处理单元都会进行并行操作。这些计算单元支持IEEE 32位单精度浮点、40位扩展精度浮点和32位定点数据格式。

3. 数据寄存器文件

每个处理单元都有一个通用数据寄存器文件，用于在计算单元和数据总线之间传输数据，并存储中间结果。这些10端口、32寄存器（16个主寄存器，16个辅助寄存器）的寄存器文件，结合SHARC的增强哈佛架构，实现了计算单元与内部内存之间无约束的数据流动。

4. 上下文切换

处理器的许多寄存器都有辅助寄存器，在中断服务期间可激活，实现快速上下文切换。数据寄存器、DAG寄存器和乘法器结果寄存器都有辅助寄存器，主寄存器在复位时激活，辅助寄存器由模式控制寄存器中的控制位激活。

5. 通用寄存器

通用寄存器可用于通用任务。USTAT（4）寄存器允许对核心的所有系统寄存器（控制/状态）进行简单的位操作（设置、清除、切换、测试、异或）。数据总线交换寄存器PX允许在64位PM数据总线和64位DM数据总线之间，或在40位寄存器文件和PM数据总线之间传递数据。

6. 定时器

处理器包含一个核心定时器，可生成周期性软件中断，能配置为使用FLAG3作为定时器过期信号。

7. 单周期取指和四个操作数

处理器采用增强哈佛架构，数据内存（DM）总线传输数据，程序内存（PM）总线传输指令和数据。凭借独立的程序和数据内存总线以及片上指令缓存，处理器能在单个周期内同时获取四个操作数（每个数据总线两个）和一条指令（从缓存中）。

8. 指令缓存

片上指令缓存支持三总线操作，用于获取一条指令和四个数据值。缓存仅对与PM总线数据访问冲突的指令进行缓存，可实现核心循环操作（如数字滤波器乘累加和FFT蝶形处理）的全速执行。

9. 数据地址生成器

两个数据地址生成器（DAGs）用于间接寻址和在硬件中实现循环数据缓冲区。循环缓冲区可高效编程延迟线和其他数字信号处理所需的数据结构，常用于数字滤波器和傅里叶变换。两个DAGs包含足够的寄存器，可创建多达32个循环缓冲区（16个主寄存器集，16个辅助寄存器集），自动处理地址指针回绕，减少开销，提高性能，简化实现。

10. 灵活的指令集

48位指令字可容纳各种并行操作，便于简洁编程。例如，处理器可在两个处理单元中有条件地执行乘法、加法和减法，同时分支并从内存中获取多达四个32位值，所有操作都在一条指令中完成。

11. 片上内存

ADSP - 21371包含1兆位内部RAM和4兆位内部掩膜可编程ROM，ADSP - 21375包含0.5兆位内部RAM和2兆位内部掩膜可编程ROM。每个内存块可配置为不同的代码和数据存储组合，支持核心处理器和I/O处理器的单周期独立访问。处理器的内存架构结合独立的片上总线，允许在单个周期内从核心进行两次数据传输，从I/O处理器进行一次数据传输。

12. 片上内存带宽

内部内存架构允许同时对四个块进行四次访问（假设无块冲突）。总带宽通过DMD和PMD总线（2 × 64位，核心CLK）以及IOD0/1总线（2 × 32位，PCLK）获得。

13. ROM安全特性

处理器具有ROM安全特性，启用后可防止从内部代码进行未经授权的读取，为用户软件代码提供硬件保护。使用此功能时，处理器仅从内部ROM执行，不加载外部代码，且通过JTAG端口访问受限，需扫描正确的64位密钥才能进行仿真和外部启动。

三、外设架构

1. 外部端口

外部端口为处理器提供了与各种行业标准内存设备的高性能、无胶合接口。32位宽总线（ADSP - 21371）可通过内部内存控制器连接同步和/或异步内存设备，包括SDRAM控制器和异步内存控制器。四个内存选择引脚可使多达四个独立设备共存，支持同步和异步设备类型的任意组合。

2. SDRAM控制器

SDRAM控制器可连接多达四个独立的行业标准SDRAM设备或DIMM。每个银行有自己的内存选择线（MS0 - MS3），可配置为包含16M字节至256M字节的内存。控制器将所有银行维护为连续的地址空间，处理器将其视为单个地址空间。

3. 异步内存控制器

异步内存控制器为多达四个独立的内存或I/O设备银行提供可配置接口。每个银行可独立编程不同的时序参数，可连接各种内存设备（如SRAM、ROM、闪存和EPROM）以及与标准内存控制线接口的I/O设备。

4. 脉冲宽度调制（PWM）

PWM模块是一个灵活的可编程波形发生器，可生成各种应用所需的开关模式，如电机和发动机控制或音频功率控制。它可生成中心对齐或边缘对齐的PWM波形，整个模块有四组，每组四个PWM输出，共产生16个PWM输出。PWM发生器在生成中心对齐PWM波形时可工作在单更新模式或双更新模式。

5. 数字应用接口（DAI）

DAI允许将各种外设连接到处理器的DAI引脚（DAI_P1到DAI_P20）。通过信号路由单元（SRU），可在软件控制下互连DAI提供的外设，使DAI相关外设能用于更广泛的应用。ADSP - 21371的DAI包括八个串行端口、四个精密时钟发生器（PCG）和一个输入数据端口（IDP）；ADSP - 21375的DAI包括四个串行端口、四个PCG和一个IDP。

6. 串行端口

ADSP - 21371有八个同步串行端口，ADSP - 21375有四个。SPORTs为各种数字和混合信号外设提供了廉价接口，如Analog Devices的AD183x系列音频编解码器、ADC和DAC。串行端口由两条数据线、一个时钟和帧同步组成，数据线可编程为发送或接收，每个数据线有专用的DMA通道。

7. S/PDIF兼容数字音频接收器/发射器

ADSP - 21371的S/PDIF接收器/发射器无单独的DMA通道，可接收串行格式的音频数据并转换为双相编码信号。ADSP - 21375没有S/PDIF兼容数字接收器/发射器。

8. 输入数据端口（IDP）

IDP提供多达八个串行输入通道，每个通道有自己的时钟、帧同步和数据输入。八个通道自动多路复用到一个32位×8深度的FIFO中，数据始终格式化为64位帧，并分为两个32位字。

9. 精密时钟发生器（PCG）

PCG由四个单元组成，每个单元从时钟输入信号生成一对信号（时钟和帧同步），各单元功能相同且独立工作。

10. 数字外设接口（DPI）

DPI提供与两个串行外设接口（SPI）端口、一个通用异步接收器 - 发射器（UART）、12个标志、一个2线接口（TWI）和两个通用定时器的连接。

11. 串行外设（兼容）接口

处理器包含两个SPI端口，SPI是行业标准的同步串行链路，支持主从模式，可在多主环境中与其他SPI兼容设备通信。

12. UART端口

处理器提供一个全双工UART端口，与PC标准UART完全兼容，支持全双工、DMA支持的异步串行数据传输，具有多处理器通信能力，支持5至8个数据位、1或2个停止位以及无、偶或奇校验。

13. 外设定时器

两个通用定时器可生成周期性中断，可独立设置为三种模式之一：脉冲波形生成模式、脉冲宽度计数/捕获模式和外部事件看门狗模式。

14. 2线接口端口（TWI）

TWI是一个双向2线串行总线，用于移动8位数据，同时符合I2C总线协议。TWI主设备具有同时主从操作、数字滤波和定时事件处理、7位寻址、100 kbps和400 kbps数据速率以及低中断率等特点。

四、I/O处理器特性

1. DMA控制器

处理器的片上DMA控制器允许在无需处理器干预的情况下进行数据传输，独立于处理器核心运行，可在核心执行程序指令的同时进行DMA操作。DMA传输可在处理器内部内存与串行端口、SPI端口、IDP、并行数据采集端口（PDAP）或UART之间进行。

2. 延迟线DMA

处理器提供延迟线DMA功能，允许处理器以有限的核心交互对外部延迟线缓冲区（即外部内存）进行读写操作。

3. 分散/聚集DMA

ADSP - 2137x处理器提供分散/聚集DMA功能，允许处理器对非连续内存块进行DMA读写操作。

五、系统设计

1. 程序启动

处理器的内部内存可在系统上电时通过外部端口从8位EPROM、SPI主设备或SPI从设备启动。启动方式由BOOT_CFG1 - 0引脚确定。“运行复位”功能允许程序对处理器核心和外设进行复位，但不复位PLL和SDRAM控制器，也不进行启动。

2. 电源供应

处理器的内部（VDDINT）和外部（VDDEXT）电源供应有独立的连接。内部电源必须满足1.2 V要求，外部电源必须满足3.3 V要求，所有外部电源引脚必须连接到同一电源。

3. 目标板JTAG仿真器连接器

Analog Devices的JTAG仿真器使用处理器的IEEE 1149.1 JTAG测试访问端口，可在仿真期间监控和控制目标板处理器，以全处理器速度进行仿真，允许检查和修改内存、寄存器和处理器堆栈。

六、开发工具

1. 集成开发环境（IDEs）

Analog Devices提供两种IDE，CrossCore Embedded Studio基于Eclipse框架，支持大多数Analog Devices处理器系列，是未来处理器（包括多核设备）的首选IDE；VisualDSP++支持CrossCore Embedded Studio发布之前的处理器系列，包含Analog Devices VDK实时操作系统和开源TCP/IP堆栈，但不支持未来的Analog Devices处理器。

2. EZ - KIT Lite评估板

Analog Devices提供多种EZ - KIT Lite评估板，包括处理器和关键外设，支持片上仿真功能和其他评估与开发特性。还有各种EZ - Extenders子卡，提供额外的专业功能，如音频和视频处理。

3. EZ - KIT Lite评估套件

Analog Devices提供一系列EZ - KIT Lite评估套件，每个套件包括EZ - KIT Lite评估板、下载可用IDE评估版本的说明、USB电缆和电源。用户可通过IDE评估套件在板上处理器进行仿真、下载、执行和调试程序，还支持对板上闪存设备进行在线编程。

4. CrossCore Embedded Studio软件插件

Analog Devices提供与CrossCore Embedded Studio无缝集成的软件插件，包括评估硬件的板支持包、各种中间件包和算法模块，可扩展其功能并减少开发时间。

七、引脚功能描述

文档详细描述了处理器各引脚的功能，包括地址、数据、时钟、控制等引脚，以及它们在复位期间和之后的状态。这些引脚的正确连接和配置对于处理器的正常运行至关重要。

八、规格参数

1. 工作条件

包括内部（核心）电源电压、外部（I/O）电源电压、输入输出电压、结温等参数，不同工作频率和电压下有不同的取值范围。

2. 电气特性

如高电平输出电压、低电平输出电压、高电平输入电流、低电平输入电流等，这些参数反映了处理器的电气性能。

3. 时序规格

涵盖了各种信号的时序要求和开关特性，如时钟输入、复位、核心定时器、中断、PWM等，确保处理器与其他设备的正确交互。

4. 输出驱动电流

给出了处理器输出驱动器的典型I - V特性曲线，反映了其电流驱动能力与输出电压的关系。

5. 测试条件

包括交流信号规格（时序参数）的测试条件，如输出禁用时间、输出启用时间和电容负载等。

6. 电容负载

输出延迟和保持时间基于标准电容负载（所有引脚30 pF），并给出了输出延迟和保持随负载电容变化的图形。

7. 热特性

处理器在指定的温度范围内工作，文档提供了热特性参数，如结到环境热阻、结到外壳热阻等，可用于计算设备的结温。

九、总结

ADSP - 21371/ADSP - 21375 SHARC处理器以其高性能、丰富的功能和灵活的架构，为电子工程师在音频处理、医疗成像、通信等多个领域的设计提供了强大的支持。通过深入了解其核心架构、外设功能、系统设计和开发工具等方面，工程师们能够充分发挥该处理器的优势，开发出更具竞争力的产品。在实际应用中，我们需要根据具体需求合理选择处理器型号，并注意其工作条件和电气特性，以确保系统的稳定运行。大家在使用这款处理器的过程中，有没有遇到过什么有趣的问题或者独特的应用场景呢？欢迎在评论区分享交流。