高性能时钟分配利器：LTC6953深度解析

在电子设计领域，时钟分配对于系统的稳定运行和性能表现至关重要。今天，我们就来深入探讨一款高性能的时钟分配芯片——LTC6953。

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一、产品概述

LTC6953是一款高性能、超低抖动的JESD204B/C时钟分配IC。它拥有十一个输出，这些输出可以灵活配置，既可以作为多达五对JESD204B/C子类1设备时钟/SYSREF对，再加上一个通用输出；也能作为十一个通用时钟输出，适用于非JESD204B/C的应用场景。

1.1 关键特性

• 超低抖动：在4.5GHz时，积分带宽为12kHz至20MHz的情况下，附加输出抖动小于6fs RMS；采用ADC SNR方法测量时，附加输出抖动为65fs RMS。如此低的抖动性能，能有效保证时钟信号的稳定性和准确性，减少信号失真，提高系统的整体性能。
• 同步功能强大：支持EZSync™和ParallelSync™多芯片同步协议，方便实现多个芯片之间的时钟同步，确保系统中各个模块的时钟信号保持一致，避免因时钟不同步而导致的数据传输错误或系统故障。
• 输出灵活：十一个独立的低噪声输出，每个输出都具备可编程的粗数字延迟和精细模拟延迟功能。用户可以根据实际需求，对每个输出的频率和相位进行精确调整，以满足不同设备的时钟要求。同时，这些输出既可以作为设备时钟，也可以作为SYSREF信号，大大增强了芯片的通用性。
• 软件支持：提供LTC6952Wizard软件设计工具，帮助工程师更方便地进行芯片配置和参数设置，提高设计效率。
• 宽温度范围：工作结温范围为 -40°C至125°C，能够适应各种恶劣的工作环境，保证芯片在不同温度条件下的稳定运行。

1.2 应用领域

• 高性能数据转换器时钟：在数据采集和处理系统中，为ADC和DAC提供精确的时钟信号，确保数据转换的准确性和高速性。
• 无线基础设施：用于无线通信基站等设备，为射频模块提供稳定的时钟源，保证信号的准确传输和接收。
• 测试和测量：在测试仪器中，提供高精度的时钟信号，确保测量结果的准确性和可靠性。

二、技术细节剖析

2.1 输入缓冲

LTC6953的输入缓冲提供了灵活的接口，可连接差分或单端频率源。输入为自偏置，对于使用外部VCO/VCXO/VCSOs的应用，建议采用交流耦合方式；同时，输入也可以由LVPECL、CML或其他符合输入指定共模范围的驱动器进行直流耦合驱动。输入缓冲的最大输入频率为4.5GHz，最大幅度为1.6VP - P，并且要求输入信号低噪声，摆率至少为100V/µs。当输入摆率小于2V/ns时，启用输入缓冲内的内部宽带噪声滤波电路（通过设置串行端口寄存器h02中的配置位FILTV）可以获得更好的相位噪声性能；但当输入摆率大于2V/ns时，设置FILTV = 1会降低整体PLL相位噪声性能。

2.2 输出分频器

十一个独立且相同的输出分频器直接由输入缓冲驱动，通过将输入频率 (f{IN}) 除以分频值 (Mx)，产生占空比为50%的输出信号，频率为 (f{OUTx})。 (Mx) 的值由MPx[4:0]和MDx[2:0]位通过公式 (Mx = (MPx + 1) cdot 2^{MDx}) 设定。为保证正常运行，当 (Mx) 小于或等于32时，MDx必须为0。此外，通过调整对应的PDx[1:0]位，可以对任意分频器进行静音或断电操作，以节省电流。

2.3 数字和模拟输出延迟

• 数字输出延迟（DDEL0 - DDEL10）：每个输出分频器可以在同步事件后，将输出的起始时间延迟整数倍的输入周期的1/2。数字延迟值被编程到DDELx[11:0]位中，取值范围为0到4095。只有当同步位SRQENx设置为“1”时，数字延迟才会启用，并且任何对输出数字延迟的更改都要在同步后才会生效。数字延迟不会降低时钟抖动性能，在需要精确控制输出相位的应用中非常有用。
• 模拟输出延迟（ADEL0 - ADEL10）：每个输出都具有精细的模拟延迟功能，通过ADELx[5:0]位可以小步长地进一步调整输出延迟时间（tADELX）。对于输出频率小于300MHz的情况，绝对时间延迟范围为0到1.1ns；高于300MHz时，时间延迟与频率相关，ADELx的有效范围会根据输出频率范围相应减小。需要注意的是，在设备时钟上使用模拟延迟会降低抖动性能，因此应尽量使用数字延迟；模拟延迟在调整SYSREF与设备时钟的建立和保持时间方面非常有效。

2.4 输出同步和SYSREF生成

LTC6953具备强大的同步和SYSREF生成功能。同步和SYSREF请求可以通过软件信号（寄存器h0B中的位SSRQ）或EZS_SRQ±引脚的电压信号来实现。同步的目的是将单个或多个LTC6953（或其他兼容的ADI时钟部件）的所有输出分频器调整到已知的相位关系。在初始上电、上电复位（POR）或更改输出分频值后，输出需要进行同步。同步时，将寄存器h0B中的SRQMD位设置为“0”，通过将EZS_SRQ输入驱动到高电平或向SSRQ位写入“1”来启动同步。对于SRQENx位设置为“1”的输出，输出分频器将在内部定时延迟大于100µs后停止运行并返回逻辑“0”状态，EZS_SRQ输入状态或SSRQ位必须保持高电平至少1ms。当EZS_SRQ输入驱动回低电平或向SSRQ位写入“0”时，同步的内部分频器将在初始延迟后启动，具有DDELx ≠ 0的输出将额外延迟DDELx/2个输入周期。

SYSREF生成方面，LTC6953支持JESD204B/C规范中描述的三种不同的SYSREF生成方法：自由运行、由SYSREF请求信号门控开/关、在SYSREF请求信号上升沿后输出一、二、四或八个SYSREF脉冲。这些模式由每个输出的可编程MODEx位定义。要生成SYSREF脉冲，必须将SRQMD位设置为“1”，并且MPx必须大于0。

2.5 多芯片同步和SYSREF生成

对于需要超过十一个时钟输出的应用，LTC6953和其配套芯片LTC6952支持两种多芯片同步和SYSREF生成方法：EZSync多芯片和ParallelSync。同步配置由EZMD和PARSYNC位（仅在LTC6952上）确定。

• EZSync多芯片：兼容设备级联在一起，控制器设备的时钟输出驱动一到十一个跟随器设备的输入。该协议由于对SYNC信号的时序约束宽松，便于所有设备的同步。在JESD204B/C应用中，可能需要对SYSREF请求进行重新定时，以确保所有跟随器的SYSREF信号同时启动和停止。
• ParallelSync：多个ParallelSync兼容设备与共享的分布式REF信号并联连接。并行连接的优点是抖动性能更好，因为时钟信号不会通过两个或多个级联设备传播。但同步需要更严格地控制SYNC和SYSREF请求（SRQ）信号的时序，以确保所有连接设备的SYNC/SRQ边缘落在同一REF周期内。

2.6 串行端口

SPI兼容的串行端口提供控制和监控功能，可配置的状态输出STAT提供额外的即时监控。通信序列由CS、SCLK、SDI和SDO组成，数据传输时，串行总线主设备先将 (overline{CS}) 拉低以启用LTC6953的端口，输入数据在SCLK的上升沿被时钟同步，所有传输均为MSB优先，通信突发在串行总线主设备将CS拉高时终止。数据读取通过SDO进行，SDO在CS为高电平或未从芯片读取数据时为三态（Hi - Z）。

三、应用设计实例

3.1 JESD204B/C EZSync独立设计实例

假设一个系统包含两个JESD204B/C模数转换器（ADC）、两个JESD204B/C数模转换器（DAC）和一个JESD204B/C兼容的FPGA。所有数据转换器和FPGA都需要JESD204B/C子类1设备时钟和SYSREF，FPGA还需要一个额外的管理时钟，且ADC需要总RMS抖动小于100fs的低噪声时钟。总共有十一个独立信号需要生成，输入频率为4000MHz。 设计步骤如下：

1. 确定输出模式：根据每个输出的用途，使用MODEx位将输出编程为时钟、SYSREF或SYNC/SRQ直通输出，同时通过SRQENx位控制输出是否忽略SYNC和SYSREF请求。
2. 确定输出分频器值：根据所需的输出频率，使用公式 (f{OUTx}=frac{f{IN}}{Mx}) 计算输出分频器值 (Mx)。
3. 确定输出数字延迟值：通过延迟所有JESD204B/C设备时钟半个最慢JESD204B/C设备时钟周期，确定所需的SYSREF有效时钟边缘，然后为每个设备时钟/SYSREF对计算SYSREF延迟。
4. 编程IC：根据计算得到的输出分频器值、输出延迟和其他设置，对LTC6953的寄存器进行编程。
5. 同步输出：通过设置SSRQ位为“1”并保持EZS_SRQ±引脚低电平来启动同步，等待至少1ms后将SSRQ设置为“0”，完成同步。
6. 低功耗模式（可选）：将SYSREF输出设置为低功耗模式，直到下一个SYSREF请求。
7. SYSREF请求：将SRQMD设置为“1”，将SYSREF输出PDx位写为“0”以退出低功耗模式，等待50µs后发送SYSREF请求，等待至少1ms后将SSRQ设置为“0”。
8. 返回低功耗模式（可选）：将SRQMD设置为“0”，将SYSREF输出PDx位设置为“2”，以节省功耗。

3.2 JESD204B/C EZSync多芯片设计实例

当系统包含四个JESD204B/C ADC、四个JESD204B/C DAC和一个JESD204B/C兼容的FPGA时，总共需要生成十九个独立信号。根据系统要求和流程图，选择使用EZSync多芯片协议和请求直通拓扑，使用一个控制器和一个跟随器芯片。 设计步骤与独立设计实例类似，但在确定输出数字延迟值时，需要考虑控制器输出与跟随器输出之间的延迟偏移。此外，在同步过程中，需要通过控制器的SSRQ位或EZS_SRQ±引脚来启动同步。

3.3 JESD204B/C ParallelSync设计实例

对于包含八个JESD204B/C ADC和一个JESD204B/C兼容的FPGA的系统，需要生成十九个独立信号。根据系统要求，选择使用ParallelSync多芯片协议和LTC6953参考分配拓扑，使用一个LTC6953作为参考分配芯片，两个LTC6952并联生成时钟。由于大部分设计工作涉及LTC6952，具体编程可参考LTC6952的数据手册。

四、PCB布局和电源旁路指南

在进行PCB布局时，必须注意最小化电源去耦和接地电感。所有电源 (V^{+}) 引脚应使用0.01µF或0.1µF的陶瓷电容直接旁路到接地平面，且尽可能靠近引脚。所有接地连接（包括电源去耦电容）应使用多个过孔连接到接地平面。芯片封装的暴露焊盘是接地连接，必须直接焊接到PCB焊盘，PCB焊盘图案应具有多个热过孔连接到接地平面，以实现低接地电感和低热阻。

五、总结

LTC6953以其超低抖动、强大的同步功能和灵活的输出配置，成为高性能时钟分配的理想选择。无论是在高性能数据转换器、无线基础设施还是测试和测量等领域，都能发挥重要作用。通过合理的设计和配置，结合其丰富的功能特性，工程师可以实现稳定、高效的时钟分配解决方案。同时，在实际应用中，要充分考虑PCB布局和电源旁路等因素，以确保芯片的性能得到充分发挥。你在使用LTC6953的过程中遇到过哪些挑战呢？欢迎在评论区分享你的经验和见解。