电子说
在电子工程师的日常设计中,时钟和数据的精准分配是确保系统稳定运行的关键。今天我们就来深入探讨一下Maxim公司的MAX9311/MAX9313这两款低偏斜、1:10差分驱动器,看看它们在时钟和数据分配领域能为我们带来怎样的优势。
文件下载:MAX9311.pdf
MAX9311/MAX9313是专门为时钟和数据分配设计的低偏斜1:10差分驱动器。这两款器件允许在两个输入之间进行选择,所选输入会在10个差分输出端重现。其差分输入可以通过将片上VBB电源连接到一个输入作为参考电压,来适应单端输入。
提供节省空间的32引脚5mm × 5mm TQFP、5mm x 5mm QFN以及行业标准的32引脚7mm x 7mm LQFP封装。
在VCC - VEE = +2.25V至+3.8V,输出端用50Ω±1%电阻负载到VCC - 2V,CLKSEL为高或低的条件下,有一系列的参数指标。例如,输入高电压、输入低电压、输入电流、输出高电压、输出低电压、差分输出电压、参考电压输出以及电源电流等都有明确的规定。
在特定的频率和电压条件下,如VCC - VEE = 2.25V,频率 = 1.5 GHz(20%至80%),CLKSEL为高或低,VIHD = VEE + 1.2V,VCC - 0.15V,VIHD - VILD = 0.15V VCC - VEE等,对差分输入到输出延迟、输出间偏斜、器件间偏斜、附加随机抖动、附加确定性抖动、开关频率以及输出上升/下降时间等参数进行了规定。
| 引脚名称 | 功能 |
|---|---|
| VCC | 正电源电压,需用0.1µF和0.01µF陶瓷电容从VCC到VEE旁路,且小电容应靠近器件放置。 |
| CLKSEL | 时钟选择输入(单端),低电平选择CLK0, CLK0输入,高电平选择CLK1, CLK1输入,阈值为VBB。若未由逻辑信号驱动,可用1kΩ下拉到VEE选择CLK0, CLK0,或用1kΩ上拉到VCC选择CLK1, CLK1。 |
| CLK0、CLK0 | 差分时钟输入0,内部有75kΩ下拉电阻和上拉、下拉电阻。 |
| VBB | 参考输出电压,连接到反相或同相时钟输入可提供单端操作的参考,使用时用0.01µF陶瓷电容旁路到VCC,否则留空。 |
| CLK1、CLK1 | 差分时钟输入1,内部有75kΩ下拉电阻和上拉、下拉电阻。 |
| VEE | 负电源电压 |
| Q0 - Q9 | 差分输出,通常用50Ω电阻端接到VCC - 2V。 |
MAX9311/MAX9313通过一个2:1多路复用器在两个差分输入CLK0, CLK0和CLK1, CLK1之间进行选择,由单端CLKSEL输入控制。逻辑低电平选择CLK0, CLK0输入,逻辑高电平选择CLK1, CLK1输入,CLKSEL的逻辑阈值由内部VBB电压参考设置。所选输入会在10个差分输出端重现。
差分输入可以配置为接受单端输入,具体操作是将片上参考电压VBB连接到一个输入作为参考。但需要注意的是,单端输入操作的电源范围有限,MAX9311为VCC - VEE = 3.0V至3.8V,MAX9313为VCC - VEE = 2.7V至3.8V。
将VCC到VEE用高频表面贴装陶瓷0.1µF和0.01µF电容并联旁路,尽可能靠近器件,0.01µF电容更靠近器件。使用多个并联过孔以降低电感。使用VBB参考输出时,用0.01µF陶瓷电容旁路到VCC,若不使用可留空。
输入和输出走线特性会影响器件性能。将差分输入或输出的每个信号连接到50Ω特性阻抗走线,尽量减少过孔数量以防止阻抗不连续,通过连接器和电缆保持50Ω特性阻抗以减少反射,匹配走线的电气长度以减少差分对内的偏斜。
通过50Ω电阻将输出端接到VCC - 2V,或使用等效的戴维南端接。当从差分输出获取单端信号时,需对两个输出都进行端接。
MAX9311/MAX9313以其低偏斜、宽工作电压范围、丰富的功能和多种封装形式,为时钟和数据分配提供了一个可靠的解决方案。在实际设计中,电子工程师需要根据具体的应用需求,合理选择器件,并注意电源旁路、走线和端接等方面的问题,以充分发挥器件的性能。大家在使用这两款器件时,有没有遇到过什么特别的问题呢?欢迎在评论区分享交流。
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