深入解析DS90CR217：高性能LVDS数据传输解决方案

在电子设计领域，高速数据传输一直是一个关键挑战。DS90CR217作为一款由德州仪器（TI）推出的 +3.3V 上升沿数据选通 LVDS 21 位通道链路芯片，为解决高速数据传输中的 EMI 和电缆尺寸问题提供了优秀的解决方案。本文将深入剖析 DS90CR217 的特性、工作原理及应用设计要点。

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一、DS90CR217 核心特性

1. 时钟支持与数据传输能力

DS90CR217 支持 20 至 85 MHz 的移位时钟，能够以 85 MHz 的时钟频率实现高达 1.785 Gbps 的数据吞吐量和 223 Mbytes/sec 的带宽。其接收器输出时钟具有 50% 的占空比，并且在 TxINPUTs 上拥有出色的建立和保持时间，确保了数据传输的准确性和稳定性。

2. 低功耗与宽共模范围

该芯片具有低功耗的特点，同时支持 ±1V 的共模范围（围绕 +1.2V），这使得它在不同的电气环境中都能稳定工作。

3. 窄总线设计优势

窄总线设计不仅减少了电缆的尺寸和成本，还降低了 EMI。其采用的 345 mV（典型值）摆幅 LVDS 器件，有效降低了电磁干扰。此外，PLL 无需外部组件，简化了设计。

4. 兼容性与封装

DS90CR217 兼容 TIA/EIA - 644 LVDS 标准，采用低外形 48 引脚 TSSOP 封装，方便在各种电路板上进行布局。

二、工作原理

DS90CR217 发射器将 21 位的 CMOS/TTL 数据转换为三个 LVDS 数据流，并通过第四个 LVDS 链路与数据流并行传输锁相的发射时钟。在发射时钟的每个周期，21 位输入数据被采样并传输。例如，在 85 MHz 的发射时钟频率下，每个 LVDS 数据通道以 595 Mbps 的速率传输 21 位 TTL 数据。

三、电气特性

1. 绝对最大额定值

DS90CR217 的绝对最大额定值规定了其在不同参数下的安全工作范围，如电源电压（VCC）为 -0.3V 至 +4V，CMOS/TTL 输入电压为 -0.5V 至 (VCC + 0.3V) 等。了解这些额定值对于确保芯片的安全使用至关重要。

2. 推荐工作条件

推荐的工作条件包括电源电压（VCC）为 3.0 至 3.6V，工作自由空气温度（TA）为 -10 至 +70°C 等。在这些条件下，芯片能够发挥最佳性能。

3. 电气参数

文档中详细列出了 CMOS/TTL 直流规格、LVDS 驱动器直流规格、发射器电源电流等电气参数。例如，LVDS 驱动器的差分输出电压（VOD）在 RL = 100Ω 时为 250 至 450 mV，这些参数为电路设计提供了精确的参考。

四、应用设计要点

1. 引脚描述

DS90CR217 的引脚包括 TxIN（TTL 电平输入）、TxOUT+ 和 TxOUT -（LVDS 差分数据输出）、TxCLK IN（TTL 电平时钟输入）等。了解每个引脚的功能和作用，对于正确连接和使用芯片至关重要。

2. 电缆选择

在数据传输应用中，电缆的选择至关重要。对于较低数据速率和较短电缆长度（<2 m）的应用，电缆的电气性能要求相对较低；而对于高速/长距离应用，电缆的性能则更为关键。推荐使用具有恒定 100Ω 差分阻抗的电缆，并确保电缆偏斜低于 90ps（@ 85 MHz 时钟速率）。常见的电缆类型包括扁平带状电缆、柔性电缆、双绞线和 Twin - Coax 电缆，其中 Twin - Coax 电缆在高速传输中表现出色。

3. 电路板布局

为了充分发挥 LVDS 的降噪和抗 EMI 优势，电路板布局需要注意以下几点：

• 差分线应相邻布置，以消除其他信号的干扰，并充分利用差分信号的噪声抵消特性。
• 保持差分对信号走线长度相等，减少阻抗不连续性。
• 限制阻抗不连续性，如减少过孔数量和避免走线出现 90 度角。
• 确保差分走线阻抗与所选物理介质的差分阻抗匹配，并与接收器输入端的终端电阻值一致。
• 将 CHANNEL LINK TxOUT 引脚尽可能靠近电路板边缘，减少 PCB 走线长度。

4. 未使用输入处理

发射器的 TxIN 输入中未使用的输入可以接地或不连接。

5. 终端电阻

使用电流模式驱动器时，需要在接收器输入端跨接一个终端电阻。通常，CHANNEL LINK 芯片组需要在接收器输入的每个差分对上连接一个 100Ω 的电阻，以匹配电缆的差分模式特性阻抗。

6. 去耦电容

为了减少开关噪声对性能的影响，建议在每个 VCC 和接地平面之间使用三个并联的去耦电容（多层陶瓷表面贴装形式），电容值分别为 0.1 μF、0.01 μF 和 0.001 μF。

7. 时钟抖动

CHANNEL LINK 设备采用 PLL 来生成和恢复通过 LVDS 接口传输的时钟。为了确保时钟输入为干净的低噪声信号，需要对每个 VCC 进行单独的旁路接地，以最小化传递到 PLL 的噪声，从而创建低抖动的 LVDS 时钟。

8. 共模与差模噪声裕量

LVDS 的典型信号摆幅为 300 mV，中心电压为 +1.2V，CHANNEL LINK 接收器支持 100 mV 的阈值，提供约 200 mV 的差分噪声裕量。同时，LVDS 支持从接地到 +2.4V 的输入电压范围，允许由于地电位差异和共模噪声导致的中心点 ±1.0V 的偏移。

9. 发射器输入时钟

当设备启用时（(overline{PWR DWN}=HIGH)），发射器输入时钟必须始终存在。如果时钟停止，必须使用 PWR DWN 引脚禁用 PLL，并在重新应用输入时钟信号后保持 PWR DWN 引脚低电平，以确保设备正确复位和 PLL 锁定。

10. 电源排序和掉电模式

CHANNEL LINK 发射器的输出在电源电压达到 2V 之前保持三态。当 VCC 达到 3V 且掉电引脚高于 1.5V 后 10 ms，时钟和数据输出开始切换。可以通过断言掉电引脚（低电平有效）将设备置于掉电模式，此时每个设备的总功耗将降至 5 μW（典型值）。

五、总结

DS90CR217 是一款功能强大的 LVDS 数据传输芯片，具有高速、低功耗、低 EMI 等优点。在实际应用中，通过合理选择电缆、优化电路板布局、正确处理未使用输入、使用合适的终端电阻和去耦电容等措施，可以充分发挥其性能，实现可靠的高速数据传输。电子工程师在设计过程中，需要根据具体应用需求，综合考虑各种因素，以确保系统的稳定性和可靠性。你在使用 DS90CR217 或类似芯片时，遇到过哪些挑战呢？欢迎在评论区分享你的经验。