AD6673：高性能双IF接收器的深度解析与设计指南

在当今的通信领域，对于高性能、低功耗的信号处理设备需求日益增长。AD6673作为一款11位、250 MSPS的双通道中频（IF）接收器，凭借其卓越的性能和灵活的配置，成为了多天线系统通信应用的理想选择。本文将深入剖析AD6673的各项特性、工作原理以及设计要点，为电子工程师们提供全面的参考。

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产品概述

AD6673专为支持电信应用中的多天线系统而设计，具备高动态范围性能、低功耗和小尺寸的特点。它由两个高性能模数转换器（ADC）和噪声整形重新量化器（NSR）数字模块组成，每个ADC采用多级差分流水线架构，并集成了输出误差校正逻辑。同时，集成的电压参考简化了设计，占空比稳定器（DCS）则补偿了ADC时钟占空比的变化，确保转换器保持出色的性能。

关键特性

高性能ADC

AD6673的ADC具有11位分辨率，保证了高精度的信号转换。在不同的输入频率下，它都能提供出色的信噪比（SNR）和无杂散动态范围（SFDR）。例如，在185 MHz AIN和250 MSPS的条件下，SNR可达71.9 dBFS，SFDR可达88 dBc。

灵活的NSR功能

NSR模块可通过SPI独立控制每个通道，提供22%和33%两种带宽模式。在22%带宽模式下，对于250 MSPS的采样时钟，可在55 MHz带宽内实现高达76.3 dBFS的SNR；在33%带宽模式下，可在82 MHz带宽内实现高达73.5 dBFS的SNR。当NSR模块禁用时，ADC数据直接以11位分辨率输出，可用于需要更宽带宽的应用。

可配置的JESD204B输出

AD6673支持JESD204B Subclass 0或Subclass 1编码的串行数字输出，集成的锁相环（PLL）可支持每通道高达5 Gbps的速度，最多可配置两个通道。这种配置方式减少了数据接口布线所需的电路板面积，同时支持更小的转换器和逻辑设备封装。

其他特性

• 可选的RF时钟输入：支持650 - 1500 MHz的单端时钟输入，方便系统板设计。
• 输入时钟分频器：可将Nyquist输入时钟整数分频1 - 8倍，RF时钟输入先经过片上预分频器除以4，再进行1 - 8分频，支持更高的输入频率。
• 同步功能：通过外部系统参考（SYSREF）输入可同步多个设备的时钟分频器，确保同时进行输入采样。
• 低功耗设计：支持灵活的电源管理模式，包括节能的掉电模式和待机模式，在不同模式下功耗表现优异。

工作原理

ADC架构

AD6673的ADC采用双前端采样保持电路，随后是流水线式开关电容ADC。每个阶段的量化输出在数字校正逻辑中组合成最终的11位结果，也可先通过NSR模块处理再进入数字校正逻辑。流水线架构允许第一阶段处理新的输入样本，其余阶段处理前一个样本，采样在时钟上升沿进行。

模拟输入

模拟输入采用差分开关电容电路，设计用于在处理差分输入信号时实现最佳性能。时钟信号在采样模式和保持模式之间切换输入，输入切换到采样模式时，信号源需能够在半个时钟周期内对采样电容充电并稳定。为了减少驱动源输出级所需的峰值瞬态电流，可在每个输入串联一个小电阻；在输入两端并联一个电容，可提供动态充电电流。

时钟输入

AD6673提供两种输入采样时钟选项：差分Nyquist采样时钟输入和RF时钟输入（内部除以4）。时钟输入在寄存器0x09中选择，默认配置为Nyquist时钟输入。为了获得最佳性能，建议使用差分信号驱动Nyquist采样时钟输入CLK+和CLK - ，信号通常通过变压器或电容交流耦合到这些引脚。

数字输出

数字输出采用JESD204B协议，将ADC的并行数据组装成帧，并使用8b/10b编码和可选的加扰形成串行输出数据。支持单通道或双通道接口，通过SPI寄存器映射可进行多种配置，如将两个转换器的输出组合到一个通道或更改A和B数字输出路径的映射。

设计要点

电源和接地

使用两个独立的1.8 V电源，AVDD电源可隔离，DVDD和DRVDD可连接在一起，但需要使用约1 µH的铁氧体磁珠或电感进行隔离。不建议使用未滤波的开关稳压器为DRVDD供电，以免影响JESD204B串行传输线的性能。每个电源域都需要本地高频去耦电容，以保持模拟性能。

模拟输入配置

根据应用需求选择合适的输入配置，如差分输入配置可实现最佳性能。对于基带应用，可使用AD8138、ADA4937 - 2等差分驱动器；对于需要高SNR的应用，可采用差分变压器耦合或差分双巴伦耦合。在选择变压器时，需考虑信号特性，避免因频率过低或信号功率过大导致磁芯饱和而产生失真。

时钟设计

时钟源的抖动是影响性能的关键参数，建议使用低抖动、晶体控制的振荡器作为时钟源。在设计时钟驱动电路时，可根据频率范围选择合适的变压器、巴伦或时钟驱动器。对于Nyquist时钟输入，支持40 - 625 MHz的差分时钟；对于RF时钟输入，支持650 - 1500 MHz的单端时钟。

JESD204B同步

AD6673需要内部同步来处理ADC数据并产生JESD204B输出，根据不同的JESD204B子类和时钟模式，需要遵循特定的同步步骤。同步过程包括代码组同步（CGS）、初始通道对齐序列（ILAS）和数据传输三个阶段。

应用领域

AD6673适用于多种通信应用，包括通信分集无线电和智能天线（MIMO）系统、多模式数字接收器（3G）、TD - SCDMA、WiMAX、WCDMA、CDMA2000、GSM、EDGE、LTE I/Q解调系统以及通用软件无线电等。

总结

AD6673以其高性能、灵活性和低功耗的特点，为通信领域的多天线系统设计提供了优秀的解决方案。电子工程师在使用AD6673时，需充分了解其各项特性和工作原理，遵循设计要点，以实现最佳的系统性能。你在实际应用中是否遇到过类似的设计挑战？你对AD6673的性能和应用有什么独特的见解？欢迎在评论区分享你的经验和想法。