ADM5120P/PX网络处理器：功能、特性与应用解析

在当今的网络世界中，高性能、高集成度的网络处理器至关重要。ADM5120P/PX网络处理器就是这样一款具有卓越性能和丰富功能的产品，下面将对其进行详细介绍。

文件下载：ADM5120PX-AB-T-2.pdf

一、产品概述

ADM5120P/PX是一款高性能、高度集成且灵活的片上系统（SOC），它将SOHO/SME网关、NAT路由器、打印服务器和VPN网关等功能集于一身。该处理器能够借助有线计算机、娱乐设备、打印机和其他智能设备，实现基于IP的宽带服务在家庭或办公室中的共享。此外，它采用了环保的“绿色”封装，符合欧洲议会和理事会2003年1月27日关于限制在电气和电子设备中使用某些有害物质的指令（Directive 2002/95/EC）。

（一）ASIC特性

1. 处理器：配备MIPS 4Kc CPU，拥有嵌入式8K字节I-cache和8K字节D-cache，以及32项条目的TLB（组织为16个条目对），运行频率为175 MHz，性能可达227 MIPS。
2. 网络功能：具备6个端口，支持IEEE 802.3快速以太网，拥有5个自动MDIX（自动交叉）双绞线LAN接口和嵌入式10/100M PHY，还有1个MII接口。支持灵活的WAN端口选择，内置交换引擎、数据缓冲区/地址查找表，查找表可读写，具备MAC层安全、MAC克隆解决方案、MAC过滤和带宽控制功能，支持两级优先级的服务质量（CoS），采用共享动态数据缓冲区管理和嵌入式SSRAM，支持端口分组VLAN（可重叠）和TCP/IP加速器。
3. 内存接口：支持SDRAM，有两个存储体（2个片选引脚），每个存储体可支持1M x 32至32M x 32位（128M字节）；支持NOR Flash启动，一个存储体（1个片选引脚），支持1M x 8位至1M x 32位（4M字节）。
4. 系统特性：具备UART接口、4个GPIO引脚、USB 1.1主机接口，时钟源包括用于10/100的25 MHz晶体和用于USB的48 MHz晶体，采用0.18 µ CMOS工艺，支持1.8 V/3.3 V双电源，采用PQFP封装。

（二）软件特性

支持Linux/Nucleus实时操作系统，提供基于Linux和Nucleus的交钥匙支持，具备Telnet、IEEE 802.3以太网驱动、RS232控制台用户界面驱动、DHCP服务器/客户端、PPP over Ethernet（PPPoE）、网络地址转换（NAT）用于IP地址映射/共享/安全、DNS代理、简单网络时间协议（SNTP）、防火墙、基于Web的配置（WEB和HTTP）以及TFTP上传/下载等功能。

（三）典型应用

适用于IEEE 802.3 SOHO/SME网关、NAT路由器和通过USB1.1的打印服务器等场景。

二、接口描述

（一）引脚功能分类

ADM5120P/PX的引脚分为网络媒体连接、网络时钟、LED、MII管理、内存总线、SDRAM控制信号、UART、JTAG、通用I/O（GPIO）、USB、外部CS/INT/Wait、电源和接地、调节器接口以及杂项等类别。

（二）引脚图

提供了P-FQFP-208-10封装的引脚图，方便工程师进行硬件设计和布局。

（三）缩写说明

详细列出了引脚类型和缓冲类型的缩写及其含义，如I表示标准输入引脚，O表示输出引脚，I/O表示双向输入/输出信号等。

（四）各接口详细信息

1. 网络媒体连接：包括接收对和发送对的引脚，用于传输差分数据。
2. 网络时钟：提供25 MHz晶体输出和输入引脚，以及参考电压引脚。
3. LED：每个端口有3个LED，可通过寄存器编程设置不同状态，如链路/活动、速度、双工/冲突等。
4. MII管理：包含时钟输入、发送数据、接收数据、发送使能、接收时钟、载波检测、冲突检测等引脚，用于MII端口的自动协商结果监测。
5. 内存总线：包括数据总线和地址总线，用于SDRAM、闪存和外部设备的数据传输。
6. SDRAM控制信号：包括时钟输出、输出使能、写使能、片选等信号，用于控制SDRAM的操作。
7. UART：提供数据载波检测、数据准备好、清除发送、接收数据和发送数据等引脚，用于异步通信。
8. JTAG：包括测试时钟、测试模式选择、测试数据输出和输入、异步复位等引脚，用于调试和测试。
9. GPIO：4个通用I/O引脚，内部下拉。
10. USB：提供USB端口的差分数据总线和时钟输入引脚。
11. 外部CS/INT/Wait：包括等待信号、外部中断输入和外部片选信号，用于外部设备的控制。
12. 电源和接地：提供不同电压的电源和接地引脚，确保芯片的正常供电。
13. 调节器接口：包括参考电压输入和FET控制输出引脚，用于调节器的控制。
14. 杂项：包括测试引脚、系统复位和25MHz时钟输出引脚。

三、系统架构

（一）系统内存映射

展示了系统内存的分配情况，包括SRAM、SDRAM、USB 1.1主机控制器、交换部分和UART等模块的地址范围。

（二）系统和中断寄存器描述

详细介绍了系统和中断寄存器的地址空间、概述、访问类型和时钟域等信息，包括中断控制寄存器的映射和功能。

四、主要处理器

（一）4Kc CPU核心特性

支持32位数据和地址路径，兼容MIPS32™指令集，包括MIPS II™指令、乘加和乘减指令、目标乘法指令、零和一检测指令、等待指令、条件移动指令和预取指令等。具备MIPS16e应用特定扩展，可提高代码密度。拥有8K字节的指令缓存和4K字节的数据缓存，支持写回和写分配、写通和无写分配等模式，支持缓存行锁定和非阻塞预取。具备MIPS32™特权资源架构，包括计数/比较寄存器、指令和数据监视寄存器、单独的中断异常向量。内存管理单元包括16个双条目MIPS32风格的JTLB和4个条目指令微TLB、4个条目数据微TLB。核心总线接口单元（Core BIU）的所有I/O均完全注册，拥有独立的单向32位地址和数据总线，以及两个16字节的合并写缓冲区。乘法除法单元支持每时钟周期执行一次32 x 16乘法，每两个时钟周期执行一次32 x 32乘法，除法操作采用每时钟1位的迭代算法，最少11个时钟周期，最多34个时钟周期。支持无最小时钟频率、电源下降模式和软件控制的时钟分频器。提供EJTAG调试支持，包括CPU控制、软件断点、硬件断点、测试访问端口和可选的EJTAG跟踪硬件。

（二）功能描述

主要处理器子系统由启用MMU的MIPS 4KC核心和相关的缓存系统组成，总线包装块将MIPS 4Kc EC总线转换为系统总线。支持大端和小端模式，默认设置为小端模式，可通过ADDR[19]引脚切换。

（三）寄存器描述

分为总线接口单元（BIU）和FPI总线0（FB）的寄存器，详细介绍了各寄存器的地址、功能和字段含义。

五、多端口内存控制器（MPMC）

（一）特性列表

支持动态内存接口，包括SDRAM和JEDEC低功耗SDRAM；支持异步静态内存设备，包括SRAM、ROM和NOR Flash，支持异步页面模式；具备读写缓冲区，可降低延迟并提高性能；支持8位、16位和32位宽的静态内存。

（二）功能描述

1. 静态内存控制器：支持极长的传输时间，可通过扩展等待（EW）位启用超长传输。每个存储体需配置外部传输等待状态，通过相关寄存器进行编程。静态内存读控制包括片选和输出使能之间的延迟可编程、读访问时间由等待状态决定、支持异步页面模式读等。静态内存写控制包括片选和写使能之间的延迟可编程、写访问时间由等待状态决定等。
2. 动态内存控制器：支持SDRAM的ACT、REF、SREF、PRE、RD、WR、RDA、WRA等命令，以及MRS、NOP、PALL、DSM等软件控制命令。给出了通用SDRAM初始化示例，包括等待电源和时钟稳定、设置初始化值、进行刷新周期、编程操作值等步骤。

（三）寄存器描述

详细介绍了MPMC的寄存器地址空间、概述、访问类型和各寄存器的功能及字段含义。

六、以太网交换控制器

（一）交换引擎

1. 哈希函数：提供嵌入式1K MAC地址查找表，通过直接映射或XOR函数计算哈希地址条目。
2. 学习过程：根据数据包的源地址和哈希函数进行地址学习，更新老化状态和端口号。
3. 路由：根据数据包的目的MAC地址进行路由，包括单播、广播和多播等情况。
4. 转发：采用存储转发方法，将数据包存储在缓冲区中，然后直接发送到指定端口或CPU。
5. 缓冲区管理：采用输出排队和动态共享内存管理架构，根据流量状态分配缓冲区资源，避免头端阻塞问题。
6. 流量控制：根据全局空缓冲区计数和每个端口的等待传输计数控制流量，避免端口拥塞。
7. 全双工：遵循IEEE 802.3x标准，接收PAUSE帧时停止端口传输，缓冲区满时发送PAUSE帧。
8. 半双工：支持背压功能，缓冲区内存空闲块低于阈值时发送阻塞数据包。
9. 数据包优先级和服务质量（CoS）：可通过寄存器设置数据包的高优先级，采用加权轮询方案确定数据包的优先级和传输顺序。
10. VLAN：支持七端口分组VLAN，每个VLAN视为隔离端口，可将带有VLAN地址的数据包转发到CPU。
11. 地址表访问：提供对嵌入式MAC地址的读写访问，可通过相关寄存器进行操作。
12. 地址安全：支持源MAC地址安全功能，检查进入端口的数据包的源MAC地址是否存在于MAC地址表中。
13. 带宽控制功能：提供RX/TX分离的带宽控制功能，可编程设置为64 kbit / 128 kbit / 256 kbit / 512 kbit / 1 Mbit / 4 Mbit / 10 Mbit。
14. MII端口：可编程设置AN监测、强制速度/双工/流量控制和MII方向。

（二）DMA功能描述

提供数据包的发送和接收功能，每个路径有两个优先级队列，通过相关寄存器定义起始地址。发送和接收描述符包含控制位、缓冲区地址、长度等信息，用于控制数据包的传输。

（三）交换控制寄存器映射

详细介绍了交换控制寄存器的地址空间、概述、访问类型和各寄存器的功能及字段含义。

七、UART

（一）特性列表

具有独立的16 x 8发送和16 x 12接收FIFO，可减少CPU中断；可编程波特率发生器；支持标准异步通信位（起始位、停止位和奇偶校验位）；可完全编程的串行接口特性，包括数据位、奇偶校验位、停止位和波特率等；支持可编程硬件流量控制。

（二）功能描述

执行数据的串行到并行和并行到串行转换，通过AMBA APB接口进行数据和控制/状态信息的读写。发送和接收路径采用内部FIFO缓冲，支持高达460.8 Kbits/s的波特率，由线路控制寄存器和波特率寄存器控制。可产生可单独屏蔽的中断，支持调制解调器状态输入和输出控制信号，使用nUARTCTS输入和nUARTRTS输出自动控制串行数据流。

（三）寄存器描述

介绍了UART的寄存器地址空间、概述、访问类型和各寄存器的功能及字段含义。

八、USB 1.1主机控制器

（一）特性列表

具备32位高性能AMBA AHB总线接口，支持小端/大端字节排序，采用32位Tx/Rx缓冲区管理架构，支持全速（12Mbps）和低速（1.5Mbps）设备，支持嵌入式DPLL，可从48 MHz晶体或振荡器运行，支持SOF和CRC5/16的自动生成，支持USB控制、中断和批量数据包的DMA模式，支持描述符链架构，支持两个设备端口。

（二）功能描述

1. 系统总线接口：提供USB主机控制器与AHB总线接口的连接，包含AHB主接口和从接口，主机可通过AHB从接口编程USB主机控制器的操作寄存器，DMA单元可作为总线主设备通过AHB主接口访问系统内存。
2. 操作寄存器：是USB 1.1主机控制器的CSR（配置和状态寄存器），用于配置和获取USB主机控制器的状态，包括DMA、端点、启用/禁用和中断控制等。
3. SIE：处理USB的链路层协议，包括识别USB SYNC字段、地址和端点字段，解码/编码NRZI，生成/检查位填充和CRC，转换串行和并行数据，检测/报告/生成USB总线事件。
4. DPLL：是用于从USB总线提取时钟和数据的数字锁相环。
5. 内存BIST：用于测试TFIFO和RFIFO，采用MARCH C-测试算法，测试数据总线宽度为32位。

（三）DMA操作

支持控制、中断和批量端点的数据传输，通过描述符链架构实现高效的数据包调度。DMA可处理发送和接收数据包，根据描述符的设置更新传输状态、数据长度和缓冲区地址。对于中断IN/OUT事务，每个ED只包含一个有效的TD，通过帧号和中断服务周期参数指导硬件进行中断传输。

（四）USB控制状态寄存器映射

详细介绍了USB控制状态寄存器的地址空间、概述、访问类型和各寄存器的功能及字段含义。

九、电气特性

（一）绝对最大额定值

包括电源电压、输入电压、输出电压、存储温度、环境温度和ESD保护等参数的最大额定值，超过这些值可能会对设备造成永久性损坏。

（二）DC特性

列出了电源电压、I/O电源电压、电源电流、输入低电压、输入高电压、输入低泄漏电流、输入高泄漏电流、输出低电压、输出高电压、输入引脚电容和引脚电感等DC特性参数。

（三）AC时序

1. SDRAM接口：给出了时钟周期时间、命令/地址设置延迟时间和保持延迟时间等参数的时序要求。
2. 内存总线读时序：包括数据到CLK_OUT上升沿的设置时间和保持时间、地址/F_CSX_N脉冲宽度、地址/F_CSX_N到F_OE_N的设置时间等参数。
3. 内存总线写时序：包括地址/CS到WE_N下降沿的设置时间、数据到WE_N上升沿的设置时间和保持时间、WE_N脉冲宽度等参数。

十、封装外形

介绍了Plastic Quad Flat Package（P-FQFP）208引脚封装的尺寸和相关标注。

总的来说，ADM5120P/PX网络处理器功能强大、特性丰富，在网络设备设计中具有广泛的应用前景。工程师在使用过程中，需要根据具体需求合理配置和使用各个功能模块，以充分发挥其性能优势。同时，对于电气特性和封装外形等方面的要求，也需要严格遵守，确保设计的稳定性和可靠性。你在实际应用中是否遇到过类似处理器的使用问题呢？欢迎在评论区分享你的经验和见解。